JPH04281294A - 駆動回路 - Google Patents
駆動回路Info
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- JPH04281294A JPH04281294A JP3044786A JP4478691A JPH04281294A JP H04281294 A JPH04281294 A JP H04281294A JP 3044786 A JP3044786 A JP 3044786A JP 4478691 A JP4478691 A JP 4478691A JP H04281294 A JPH04281294 A JP H04281294A
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- Japan
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- channel mosfet
- line
- signal
- circuit
- input
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Mathematical Physics (AREA)
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- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、大規模な半導体集積回
路装置に好適で、同期信号に合わせて高速なスイッチン
グを実行する駆動回路に関するものである。
路装置に好適で、同期信号に合わせて高速なスイッチン
グを実行する駆動回路に関するものである。
【０００２】
【従来の技術】クロック信号に同期してスイッチング動
作を行なう駆動回路は、例えば、ＲＡＭ、ＲＯＭ、レジ
スタファイルのワード線、ＰＬＡの論理積信号の出力線
などに用いられている。従来、駆動回路の構成例として
は、例えば、図９（ａ）に示すＮＡＮＤ回路によって実
現されている。９０１はＮＡＮＤ回路、９０２はインバ
ータ回路、９１１は入力信号ＡＤの入力線、９１２はク
ロック信号ＰＨの入力線、９１３は駆動回路出力ＷＬの
出力線である。インバータ９０２はＣＭＯＳ回路、Ｂｉ
ＣＭＯＳ回路、ＢｉＮＭＯＳ回路のいずれでも構成でき
る。
作を行なう駆動回路は、例えば、ＲＡＭ、ＲＯＭ、レジ
スタファイルのワード線、ＰＬＡの論理積信号の出力線
などに用いられている。従来、駆動回路の構成例として
は、例えば、図９（ａ）に示すＮＡＮＤ回路によって実
現されている。９０１はＮＡＮＤ回路、９０２はインバ
ータ回路、９１１は入力信号ＡＤの入力線、９１２はク
ロック信号ＰＨの入力線、９１３は駆動回路出力ＷＬの
出力線である。インバータ９０２はＣＭＯＳ回路、Ｂｉ
ＣＭＯＳ回路、ＢｉＮＭＯＳ回路のいずれでも構成でき
る。
【０００３】また図９（ｂ）は変形のインバータ回路を
用いた例で、９０３はアドレス反転信号ＡＤの入力線９
１４をゲート入力とし、クロックＰＨが高電位（以下”
Ｈ”と略記する）のときに出力線９１３をプルアップす
るＰチャネルＭＯＳＦＥＴ、９０４はアドレス信号ＡＤ
が低電位（以下”Ｌ”と略記する）すなわちアドレス反
転信号ＡＤが”Ｈ”のときに出力線９１３をプルダウン
するＮチャネルＭＯＳＦＥＴ、９０５はクロック信号Ｐ
Ｈが”Ｌ”、すなわちクロック反転信号ＰＨ９１５が”
Ｈ”のときに出力線をプルダウンするＮチャネルＭＯＳ
ＦＥＴである。
用いた例で、９０３はアドレス反転信号ＡＤの入力線９
１４をゲート入力とし、クロックＰＨが高電位（以下”
Ｈ”と略記する）のときに出力線９１３をプルアップす
るＰチャネルＭＯＳＦＥＴ、９０４はアドレス信号ＡＤ
が低電位（以下”Ｌ”と略記する）すなわちアドレス反
転信号ＡＤが”Ｈ”のときに出力線９１３をプルダウン
するＮチャネルＭＯＳＦＥＴ、９０５はクロック信号Ｐ
Ｈが”Ｌ”、すなわちクロック反転信号ＰＨ９１５が”
Ｈ”のときに出力線をプルダウンするＮチャネルＭＯＳ
ＦＥＴである。
【０００４】
【発明が解決しようとする課題】上記駆動回路を大容量
のＲＡＭのワード線駆動回路などに用いた場合、スイッ
チング速度が低下するという問題点があった。
のＲＡＭのワード線駆動回路などに用いた場合、スイッ
チング速度が低下するという問題点があった。
【０００５】例えば、図９（ａ）において入力信号ＡＤ
がアドレスの行アドレスのデコード出力、クロック信号
ＰＨが同期クロックの場合を考える。クロック信号ＰＨ
は初段のＮＡＮＤ回路９０１のＮチャネルＭＯＳＦＥＴ
とＰチャネルＭＯＳＦＥＴの２つのゲートを駆動する必
要がある。そのため、行方向のサイズの大きなＲＡＭの
場合、クロック信号線に多数の駆動回路が接続されるた
め、入力信号線の負荷容量Ｃｐｈが大きくなりスイッチ
ング速度が低下するという問題点があった。
がアドレスの行アドレスのデコード出力、クロック信号
ＰＨが同期クロックの場合を考える。クロック信号ＰＨ
は初段のＮＡＮＤ回路９０１のＮチャネルＭＯＳＦＥＴ
とＰチャネルＭＯＳＦＥＴの２つのゲートを駆動する必
要がある。そのため、行方向のサイズの大きなＲＡＭの
場合、クロック信号線に多数の駆動回路が接続されるた
め、入力信号線の負荷容量Ｃｐｈが大きくなりスイッチ
ング速度が低下するという問題点があった。
【０００６】図９（ｂ）では、クロック信号ＰＨの入力
線がＰチャネルＭＯＳＦＥＴのソースに接続されている
。この構成は、クロック出力回路からみるとＰチャネル
ＭＯＳＦＥＴのオン抵抗の成分を介して出力線に接続さ
れた負荷を駆動することになる。ＲＡＭのワード線など
の場合には出力線の負荷が大きいため、この抵抗成分の
存在によりスイッチング速度が低下するという問題があ
った。
線がＰチャネルＭＯＳＦＥＴのソースに接続されている
。この構成は、クロック出力回路からみるとＰチャネル
ＭＯＳＦＥＴのオン抵抗の成分を介して出力線に接続さ
れた負荷を駆動することになる。ＲＡＭのワード線など
の場合には出力線の負荷が大きいため、この抵抗成分の
存在によりスイッチング速度が低下するという問題があ
った。
【０００７】またＮチャネルＭＯＳＦＥＴの高速性、Ｐ
チャネルＭＯＳＦＥＴの短チャネル効果の抑制、ＮＭＯ
Ｓプロセスとの整合性などのため、デバイス形成方法と
して、Ｐ型基板に対してＮ型の不純物領域を形成しその
中にＰチャネルＭＯＳＦＥＴを形成するＮウェル方式が
一般的である。ＮウェルはＰ型基板よりも不純物濃度が
高いため、ＮチャネルＭＯＳＦＥＴに比べてＰチャネル
ＭＯＳＦＥＴの方がソース／ドレイン接合容量は大きく
なる。クロック信号線に多数の駆動回路が接続されると
、この負荷容量Ｃｐｈが大きくなりスイッチング速度が
低下する。さらに、ＰチャネルＭＯＳＦＥＴは、Ｎチャ
ネルＭＯＳＦＥＴよりも飽和電流が小さいため、高速ス
イッチング動作のためにはＰチャネルＭＯＳＦＥＴのゲ
ートサイズを大きくする必要があるが、これが逆にソー
ス／ドレイン接合容量をますます増大させるという問題
点があった。
チャネルＭＯＳＦＥＴの短チャネル効果の抑制、ＮＭＯ
Ｓプロセスとの整合性などのため、デバイス形成方法と
して、Ｐ型基板に対してＮ型の不純物領域を形成しその
中にＰチャネルＭＯＳＦＥＴを形成するＮウェル方式が
一般的である。ＮウェルはＰ型基板よりも不純物濃度が
高いため、ＮチャネルＭＯＳＦＥＴに比べてＰチャネル
ＭＯＳＦＥＴの方がソース／ドレイン接合容量は大きく
なる。クロック信号線に多数の駆動回路が接続されると
、この負荷容量Ｃｐｈが大きくなりスイッチング速度が
低下する。さらに、ＰチャネルＭＯＳＦＥＴは、Ｎチャ
ネルＭＯＳＦＥＴよりも飽和電流が小さいため、高速ス
イッチング動作のためにはＰチャネルＭＯＳＦＥＴのゲ
ートサイズを大きくする必要があるが、これが逆にソー
ス／ドレイン接合容量をますます増大させるという問題
点があった。
【０００８】本発明は上記課題を解決するものであり、
高速なスイッチング動作を達成する駆動回路を提供する
ことを目的とする。
高速なスイッチング動作を達成する駆動回路を提供する
ことを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決のため本
発明の第１は、第１の入力信号の入力線がゲートに接続
されかつソースが電源線に接続された第１のＰチャネル
ＭＯＳＦＥＴと、第１の入力信号の入力線がゲートに接
続されかつ第２の入力信号の論理反転信号の入力線がソ
ースに接続されかつドレインが第１のＰチャネルＭＯＳ
ＦＥＴのドレインに接続されたＮチャネルＭＯＳＦＥＴ
と、第１のＰチャネルＭＯＳＦＥＴのドレインにゲート
が接続されたインバータ回路とを備えた駆動回路である
。
発明の第１は、第１の入力信号の入力線がゲートに接続
されかつソースが電源線に接続された第１のＰチャネル
ＭＯＳＦＥＴと、第１の入力信号の入力線がゲートに接
続されかつ第２の入力信号の論理反転信号の入力線がソ
ースに接続されかつドレインが第１のＰチャネルＭＯＳ
ＦＥＴのドレインに接続されたＮチャネルＭＯＳＦＥＴ
と、第１のＰチャネルＭＯＳＦＥＴのドレインにゲート
が接続されたインバータ回路とを備えた駆動回路である
。
【００１０】また本発明の第２は、第１の発明の構成に
加えて、第２の入力信号の入力線がゲートに接続されか
つソースが電源線に接続されかつドレインが第１のＰチ
ャネルＭＯＳＦＥＴのドレインに接続された第２のＰチ
ャネルＭＯＳＦＥＴを備えた駆動回路である。
加えて、第２の入力信号の入力線がゲートに接続されか
つソースが電源線に接続されかつドレインが第１のＰチ
ャネルＭＯＳＦＥＴのドレインに接続された第２のＰチ
ャネルＭＯＳＦＥＴを備えた駆動回路である。
【００１１】また本発明の第３は、第１の発明の構成に
加えて、第１の入力信号の論理反転信号の入力線がゲー
トに接続されかつ第２の入力信号の論理反転信号の入力
線がソースに接続されかつドレインが第１のＰチャネル
ＭＯＳＦＥＴのドレインに接続された第２のＰチャネル
ＭＯＳＦＥＴを備えた駆動回路である。
加えて、第１の入力信号の論理反転信号の入力線がゲー
トに接続されかつ第２の入力信号の論理反転信号の入力
線がソースに接続されかつドレインが第１のＰチャネル
ＭＯＳＦＥＴのドレインに接続された第２のＰチャネル
ＭＯＳＦＥＴを備えた駆動回路である。
【００１２】また本発明の第４は、第１の発明の構成に
加えて、第２の入力信号の論理反転信号の入力線がソー
スに接続されかつゲートおよびドレインが第１のＰチャ
ネルＭＯＳＦＥＴのドレインに接続された第２のＰチャ
ネルＭＯＳＦＥＴを備えた駆動回路である。
加えて、第２の入力信号の論理反転信号の入力線がソー
スに接続されかつゲートおよびドレインが第１のＰチャ
ネルＭＯＳＦＥＴのドレインに接続された第２のＰチャ
ネルＭＯＳＦＥＴを備えた駆動回路である。
【００１３】また本発明の第５は、第１の発明の構成に
加えて、第２の入力信号の論理反転信号の入力線がゲー
トおよびソースに接続されかつドレインが第１のＰチャ
ネルＭＯＳＦＥＴのドレインに接続された第２のＰチャ
ネルＭＯＳＦＥＴを備えた駆動回路である。
加えて、第２の入力信号の論理反転信号の入力線がゲー
トおよびソースに接続されかつドレインが第１のＰチャ
ネルＭＯＳＦＥＴのドレインに接続された第２のＰチャ
ネルＭＯＳＦＥＴを備えた駆動回路である。
【００１４】
【作用】まず、第１の発明の作用について説明する。
【００１５】第１の入力信号と第２の入力信号がともに
”Ｈ”の場合、ＮチャネルＭＯＳＦＥＴがオンしかつソ
ースに接続された第２の入力信号の論理反転信号の入力
線電位が”Ｌ”のため、インバータ回路のゲート入力線
電位は”Ｌ”、出力線電位は”Ｈ”となる。
”Ｈ”の場合、ＮチャネルＭＯＳＦＥＴがオンしかつソ
ースに接続された第２の入力信号の論理反転信号の入力
線電位が”Ｌ”のため、インバータ回路のゲート入力線
電位は”Ｌ”、出力線電位は”Ｈ”となる。
【００１６】第１の入力信号が”Ｈ”、第２の入力信号
が”Ｌ”の場合には、ＮチャネルＭＯＳＦＥＴがオンし
かつ第２の入力信号の論理反転信号の入力線電位が”Ｈ
”のため、インバータ回路のゲート入力線電位は”Ｈ”
、出力線電位は”Ｌ”となる。ただし、ＮチャネルＭＯ
ＳＦＥＴによるプルアップのため、インバータのゲート
入力線電位は電源電位よりもＮチャネルＭＯＳＦＥのし
きい値電圧だけ低い電位となる。
が”Ｌ”の場合には、ＮチャネルＭＯＳＦＥＴがオンし
かつ第２の入力信号の論理反転信号の入力線電位が”Ｈ
”のため、インバータ回路のゲート入力線電位は”Ｈ”
、出力線電位は”Ｌ”となる。ただし、ＮチャネルＭＯ
ＳＦＥＴによるプルアップのため、インバータのゲート
入力線電位は電源電位よりもＮチャネルＭＯＳＦＥのし
きい値電圧だけ低い電位となる。
【００１７】第１の入力信号が”Ｌ”の場合には、第２
の入力信号線の電位に関わらず第１のＰチャネルＭＯＳ
ＦＥＴがオンするため、インバータ回路のゲート入力線
電位は”Ｈ”、出力線電位は”Ｌ”となる。
の入力信号線の電位に関わらず第１のＰチャネルＭＯＳ
ＦＥＴがオンするため、インバータ回路のゲート入力線
電位は”Ｈ”、出力線電位は”Ｌ”となる。
【００１８】以上のように、本発明の駆動回路の構成で
２つの信号の論理積の生成、すなわち２つの信号の同期
駆動出力が実現できる。また、ＮチャネルＭＯＳＦＥＴ
のソース／ドレインの接合容量は、ゲート容量と比較し
て約５分の１程度と小さいため、信号線の負荷容量を小
さくすることができ、高速動作が可能となる。
２つの信号の論理積の生成、すなわち２つの信号の同期
駆動出力が実現できる。また、ＮチャネルＭＯＳＦＥＴ
のソース／ドレインの接合容量は、ゲート容量と比較し
て約５分の１程度と小さいため、信号線の負荷容量を小
さくすることができ、高速動作が可能となる。
【００１９】第２の発明では、第１の発明の構成に加え
て、第２の信号の入力線をゲートに接続したＰチャネル
ＭＯＳＦＥＴを設けている。第２の入力信号が”Ｌ”の
場合に、このＰチャネルＭＯＳＦＥＴがオンするため、
インバータのゲート入力線のプルアップ電位は電源電位
まで引き上げられる。
て、第２の信号の入力線をゲートに接続したＰチャネル
ＭＯＳＦＥＴを設けている。第２の入力信号が”Ｌ”の
場合に、このＰチャネルＭＯＳＦＥＴがオンするため、
インバータのゲート入力線のプルアップ電位は電源電位
まで引き上げられる。
【００２０】第３の発明では、第１の発明の構成に加え
て、第１の信号の論理反転信号の入力線をゲートに接続
したＰチャネルＭＯＳＦＥＴを設けている。第１の入力
信号が”Ｈ”でかつ第２の入力信号が”Ｌ”の場合、こ
のＰチャネルＭＯＳＦＥＴがオンするため、インバータ
のゲート入力線電位は電源電位まで引き上げられる。
て、第１の信号の論理反転信号の入力線をゲートに接続
したＰチャネルＭＯＳＦＥＴを設けている。第１の入力
信号が”Ｈ”でかつ第２の入力信号が”Ｌ”の場合、こ
のＰチャネルＭＯＳＦＥＴがオンするため、インバータ
のゲート入力線電位は電源電位まで引き上げられる。
【００２１】第４の発明では、第１の発明の構成に加え
て、インバータのゲート入力線をゲートに接続したＰチ
ャネルＭＯＳＦＥＴを設けている。ＮチャネルＭＯＳＦ
ＥＴと、このＰチャネルＭＯＳＦＥＴの２つを使うため
、ゲート入力線を高速に駆動できる。
て、インバータのゲート入力線をゲートに接続したＰチ
ャネルＭＯＳＦＥＴを設けている。ＮチャネルＭＯＳＦ
ＥＴと、このＰチャネルＭＯＳＦＥＴの２つを使うため
、ゲート入力線を高速に駆動できる。
【００２２】第５の発明では、第１の発明の構成に加え
て、第１の信号の論理反転信号の入力線をゲートに接続
したＰチャネルＭＯＳＦＥＴを設けている。Ｎチャネル
ＭＯＳＦＥＴと、このＰチャネルＭＯＳＦＥＴの２つを
使うため、ゲート入力線を高速に駆動できる。
て、第１の信号の論理反転信号の入力線をゲートに接続
したＰチャネルＭＯＳＦＥＴを設けている。Ｎチャネル
ＭＯＳＦＥＴと、このＰチャネルＭＯＳＦＥＴの２つを
使うため、ゲート入力線を高速に駆動できる。
【００２３】
【実施例】（実施例１）以下、具体例について詳細に述
べる。図１は、本発明の一実施例である駆動回路を示し
た図で、ＲＡＭのワード線駆動回路に適用した例である
。
べる。図１は、本発明の一実施例である駆動回路を示し
た図で、ＲＡＭのワード線駆動回路に適用した例である
。
【００２４】図１（ａ）において、１０１はアドレスの
デコード出力ＡＤの出力線１１１がゲートに接続された
ＰチャネルＭＯＳＦＥＴ、１０２はデコード出力ＡＤの
出力線１１１がゲートに接続され、かつクロック反転信
号ＰＨの入力線１１３がソースに接続されたＮチャネル
ＭＯＳＦＥＴ、１０３はＰチャネルＭＯＳＦＥＴの出力
線をゲート入力線ＧＩ１１４とするＣＭＯＳインバータ
回路、１１５は駆動回路出力ＷＬの出力線である。なお
、入力線電位に対する各接点の電位および出力線の電位
を表１に示す。
デコード出力ＡＤの出力線１１１がゲートに接続された
ＰチャネルＭＯＳＦＥＴ、１０２はデコード出力ＡＤの
出力線１１１がゲートに接続され、かつクロック反転信
号ＰＨの入力線１１３がソースに接続されたＮチャネル
ＭＯＳＦＥＴ、１０３はＰチャネルＭＯＳＦＥＴの出力
線をゲート入力線ＧＩ１１４とするＣＭＯＳインバータ
回路、１１５は駆動回路出力ＷＬの出力線である。なお
、入力線電位に対する各接点の電位および出力線の電位
を表１に示す。
【００２５】
【表１】
【００２６】この実施例の論理積回路の動作を、図１（
ｂ）に示したタイミング図をもとに説明する。図１（ｂ
）において、図１（ａ）の信号線番号に対応する電位波
形は、同一の番号を記してある。
ｂ）に示したタイミング図をもとに説明する。図１（ｂ
）において、図１（ａ）の信号線番号に対応する電位波
形は、同一の番号を記してある。
【００２７】１）時間範囲Ｔ１
アドレスデコードによってデコード信号ＡＤが”Ｌ”か
ら”Ｈ”に変化すると、ＰチャネルＭＯＳＦＥＴ１０１
がオフ、ＮチャネルＭＯＳＦＥＴ１０２がオンする。た
だしクロック信号ＰＨの入力線１１２が”Ｌ”、クロッ
ク反転信号ＰＨの入力線１１３が”Ｈ”のため、Ｎチャ
ネルＭＯＳＦＥＴ１０２により、インバータ回路１０３
のゲート入力線ＧＩ１１４が”Ｈ”にプルアップされ、
出力線ＷＬ１１５は”Ｌ”の状態を保持する。
ら”Ｈ”に変化すると、ＰチャネルＭＯＳＦＥＴ１０１
がオフ、ＮチャネルＭＯＳＦＥＴ１０２がオンする。た
だしクロック信号ＰＨの入力線１１２が”Ｌ”、クロッ
ク反転信号ＰＨの入力線１１３が”Ｈ”のため、Ｎチャ
ネルＭＯＳＦＥＴ１０２により、インバータ回路１０３
のゲート入力線ＧＩ１１４が”Ｈ”にプルアップされ、
出力線ＷＬ１１５は”Ｌ”の状態を保持する。
【００２８】２）時間範囲Ｔ２
デコード信号ＡＤが”Ｈ”の状態でクロック信号ＰＨが
”Ｈ”、クロック反転信号ＰＨが”Ｌ”に変化すると、
ｔｄｐ時間後にＮチャネルＭＯＳＦＥＴ１０２を通して
ゲート入力線ＧＩ１１４が”Ｌ”にプルダウンされる。 さらにｔｗｕ時間後に、出力線ＷＬ１１５は”Ｈ”とな
る。
”Ｈ”、クロック反転信号ＰＨが”Ｌ”に変化すると、
ｔｄｐ時間後にＮチャネルＭＯＳＦＥＴ１０２を通して
ゲート入力線ＧＩ１１４が”Ｌ”にプルダウンされる。 さらにｔｗｕ時間後に、出力線ＷＬ１１５は”Ｈ”とな
る。
【００２９】３）時間範囲Ｔ３
デコード信号ＡＤが”Ｈ”の状態でクロック信号ＰＨが
”Ｌ”、クロック反転信号ＰＨが”Ｈ”に変化すると、
ｔｕｐ時間後にＮチャネルＭＯＳＦＥＴ１０２によりゲ
ート入力線ＧＩ１１４が”Ｈ”にプルアップされる。さ
らにｔｗｄ時間後に、出力線ＷＬ１１５の電位は”Ｌ”
になる。なお、ＮチャネルＭＯＳＦＥＴ１０２によるプ
ルアップのため、ゲート入力線ＧＩ１１４の電位は電源
電位ＶｃｃよりもＮチャネルＭＯＳＦＥＴ１０２のしき
い値電圧Ｖｔｎだけ低いＶｃｃ−Ｖｔｎである。
”Ｌ”、クロック反転信号ＰＨが”Ｈ”に変化すると、
ｔｕｐ時間後にＮチャネルＭＯＳＦＥＴ１０２によりゲ
ート入力線ＧＩ１１４が”Ｈ”にプルアップされる。さ
らにｔｗｄ時間後に、出力線ＷＬ１１５の電位は”Ｌ”
になる。なお、ＮチャネルＭＯＳＦＥＴ１０２によるプ
ルアップのため、ゲート入力線ＧＩ１１４の電位は電源
電位ＶｃｃよりもＮチャネルＭＯＳＦＥＴ１０２のしき
い値電圧Ｖｔｎだけ低いＶｃｃ−Ｖｔｎである。
【００３０】４）時間範囲Ｔ４
デコード信号ＡＤが”Ｌ”に変化すると、ＰチャネルＭ
ＯＳＦＥＴ１０１がオンし、ｔａｌ時間後にゲート入力
線ＧＩ１１４は電源電位Ｖｃｃにプルアップされる。出
力線ＷＬ１１５は”Ｌ”の状態を保持する。
ＯＳＦＥＴ１０１がオンし、ｔａｌ時間後にゲート入力
線ＧＩ１１４は電源電位Ｖｃｃにプルアップされる。出
力線ＷＬ１１５は”Ｌ”の状態を保持する。
【００３１】以上のように、本発明の構成により２つの
信号の論理積の生成、すなわち２つの信号の同期駆動出
力が可能となる。
信号の論理積の生成、すなわち２つの信号の同期駆動出
力が可能となる。
【００３２】出力線に重い負荷容量が接続された場合で
も、インバータ回路１０３でその負荷を駆動するため、
図９（ｂ）のようなオン抵抗成分による駆動能力の低下
と遅延時間の増大は起こらない。ＮチャネルＭＯＳＦＥ
Ｔ１０２は直接大きな負荷を駆動しないため、そのサイ
ズはインバータ回路１０３のゲート容量を充放電するの
に必要十分なものでよく、従ってソース／ドレイン接合
容量は小さくてすむ。
も、インバータ回路１０３でその負荷を駆動するため、
図９（ｂ）のようなオン抵抗成分による駆動能力の低下
と遅延時間の増大は起こらない。ＮチャネルＭＯＳＦＥ
Ｔ１０２は直接大きな負荷を駆動しないため、そのサイ
ズはインバータ回路１０３のゲート容量を充放電するの
に必要十分なものでよく、従ってソース／ドレイン接合
容量は小さくてすむ。
【００３３】またＮチャネルＭＯＳＦＥＴのソース／ド
レイン接合容量は、ゲート容量と比較して約５分の１程
度と小さい。Ｐ型基板／ＮウェルにＭＯＳＦＥＴを形成
した場合には、ＮチャネルＭＯＳＦＥＴの接合容量はＰ
チャネルＭＯＳＦＥＴに比べて約３分の１程度と小さい
。そのため、クロック反転信号ＰＨの入力線に多数の駆
動回路を接続しても、信号線の負荷容量を小さくするこ
とができるため、高速なスイッチング動作が実現できる
。
レイン接合容量は、ゲート容量と比較して約５分の１程
度と小さい。Ｐ型基板／ＮウェルにＭＯＳＦＥＴを形成
した場合には、ＮチャネルＭＯＳＦＥＴの接合容量はＰ
チャネルＭＯＳＦＥＴに比べて約３分の１程度と小さい
。そのため、クロック反転信号ＰＨの入力線に多数の駆
動回路を接続しても、信号線の負荷容量を小さくするこ
とができるため、高速なスイッチング動作が実現できる
。
【００３４】さらに、２つのＭＯＳＦＥＴと出力インバ
ータの組合せで２つの信号の論理積が生成できるため、
従来のＣＭＯＳ型ＮＡＮＤ回路で構成した場合に比べて
素子数が減り、レイアウト面積を削減することができる
。
ータの組合せで２つの信号の論理積が生成できるため、
従来のＣＭＯＳ型ＮＡＮＤ回路で構成した場合に比べて
素子数が減り、レイアウト面積を削減することができる
。
【００３５】出力段にＢｉＣＭＯＳインバータ回路、Ｂ
ｉＮＭＯＳインバータ回路を用いれば、さらに高速化が
図れる。特にＢｉＣＭＯＳプロセスで作成したＭＯＳト
ランジスタのソース／ドレインの接合容量は、例えばＡ
ｎｔｏｎｉｏＲ． Ａｌｖａｒｅｚ 著”ＢｉＣＭＯＳ
Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ａｐｐｌｉｃａｔｉ
ｏｎｓ”Ｋｌｕｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓ
ｈｅｒｓ刊（１９８９年）の７５頁から７９頁に示され
ているように、ＣＭＯＳプロセスで作成したＭＯＳトラ
ンジスタのソース／ドレイン接合容量よりも小さくする
ことができるため、入力線の負荷容量を低減することに
よって高速なスイッチングが可能となる。さらにトラン
ジスタのシリサイド化を行なえば、ソース／ドレインの
面積削減による寄生容量の削減が可能であり、入力線の
負荷容量をますます削減することができるため、高速な
スイッチング動作が可能である。
ｉＮＭＯＳインバータ回路を用いれば、さらに高速化が
図れる。特にＢｉＣＭＯＳプロセスで作成したＭＯＳト
ランジスタのソース／ドレインの接合容量は、例えばＡ
ｎｔｏｎｉｏＲ． Ａｌｖａｒｅｚ 著”ＢｉＣＭＯＳ
Ｔｅｃｈｎｏｌｏｇｙ ａｎｄ Ａｐｐｌｉｃａｔｉ
ｏｎｓ”Ｋｌｕｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂｌｉｓ
ｈｅｒｓ刊（１９８９年）の７５頁から７９頁に示され
ているように、ＣＭＯＳプロセスで作成したＭＯＳトラ
ンジスタのソース／ドレイン接合容量よりも小さくする
ことができるため、入力線の負荷容量を低減することに
よって高速なスイッチングが可能となる。さらにトラン
ジスタのシリサイド化を行なえば、ソース／ドレインの
面積削減による寄生容量の削減が可能であり、入力線の
負荷容量をますます削減することができるため、高速な
スイッチング動作が可能である。
【００３６】（実施例２）図２は本発明の第２の実施例
である駆動回路を示す。
である駆動回路を示す。
【００３７】図２（ａ）は、駆動回路のオフ時にインバ
ータ入力線ＧＩ１１４をプルアップする手段を、アドレ
ス信号ＡＤの出力線１１１をゲート入力とするＮチャネ
ルＭＯＳＦＥＴ１０２とクロック信号ＰＨの入力線２１
１をゲート入力とするＰチャネルＭＯＳＦＥＴ２０１と
で構成した例である。なお、実施例１と同一の構成要素
については、図１と同一の番号を記してある。
ータ入力線ＧＩ１１４をプルアップする手段を、アドレ
ス信号ＡＤの出力線１１１をゲート入力とするＮチャネ
ルＭＯＳＦＥＴ１０２とクロック信号ＰＨの入力線２１
１をゲート入力とするＰチャネルＭＯＳＦＥＴ２０１と
で構成した例である。なお、実施例１と同一の構成要素
については、図１と同一の番号を記してある。
【００３８】駆動回路のオフ時にクロック信号ＰＨが”
Ｌ”になると、ＰチャネルＭＯＳＦＥＴ２０１がオンす
る。従って、実施例１の場合とは異なり、ゲート入力線
ＧＩ１１４のプルアップ電位は電源電位Ｖｃｃまで上が
る。従って、ゲート入力線ＧＩ１１４は中間電位になる
ことがないため、インバータ回路１０３のＰチャネルＭ
ＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの同時オンによる
貫通電流の発生を防止することができる。また同様の理
由で、出力線１１５が中間電位になることもなく安定に
動作する。なお、ＮチャネルＭＯＳＦＥＴ１０２を通し
てのプルアップ／プルダウンがスイッチングの主体にな
るため、ＰチャネルＭＯＳＦＥＴ２０１のサイズは小さ
くてよい。
Ｌ”になると、ＰチャネルＭＯＳＦＥＴ２０１がオンす
る。従って、実施例１の場合とは異なり、ゲート入力線
ＧＩ１１４のプルアップ電位は電源電位Ｖｃｃまで上が
る。従って、ゲート入力線ＧＩ１１４は中間電位になる
ことがないため、インバータ回路１０３のＰチャネルＭ
ＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの同時オンによる
貫通電流の発生を防止することができる。また同様の理
由で、出力線１１５が中間電位になることもなく安定に
動作する。なお、ＮチャネルＭＯＳＦＥＴ１０２を通し
てのプルアップ／プルダウンがスイッチングの主体にな
るため、ＰチャネルＭＯＳＦＥＴ２０１のサイズは小さ
くてよい。
【００３９】次に、図２（ａ）の応用回路を示す。図２
（ｂ）はインバータ回路をＢｉＣＭＯＳインバータ回路
２０２で構成した例、図２（ｃ）はインバータ回路をＢ
ｉＮＭＯＳインバータ回路２０３で構成した例である。
（ｂ）はインバータ回路をＢｉＣＭＯＳインバータ回路
２０２で構成した例、図２（ｃ）はインバータ回路をＢ
ｉＮＭＯＳインバータ回路２０３で構成した例である。
【００４０】ＢｉＣＭＯＳ回路、ＢｉＮＭＯＳ回路は、
大容量負荷の駆動をＣＭＯＳ回路よりも高速に実現でき
る。特にＢｉＮＭＯＳ回路の場合には、電源電圧３〜３
．３Ｖの低電圧下でも高速動作が可能である。なお、出
力段にバイポーラトランジスタを用いるため、出力振幅
は電源電位Ｖｃｃから接地線電位ＧＮＤまでの全ては振
れず、”Ｈ”電位は電源電位Ｖｃｃからベース・エミッ
タ間電位Ｖｂｅだけ小さいＶｃｃ−Ｖｂｅ（ＢｉＣＭＯ
Ｓ回路、ＢｉＮＭＯＳ回路の場合）に、また”Ｌ”電位
はＶｂｅ（ＢｉＣＭＯＳ回路の場合）になる。全振幅を
振るためには、例えば、インバータ回路の入出力間にＣ
ＭＯＳインバータ回路を並列に付加したり、プルアップ
側ＮＰＮトランジスタのベースと出力線間、あるいはプ
ルダウン側ＮＰＮトランジスタのベースと接地線間に抵
抗を入れるなど、公知の技術を用いれば容易に実現でき
る。
大容量負荷の駆動をＣＭＯＳ回路よりも高速に実現でき
る。特にＢｉＮＭＯＳ回路の場合には、電源電圧３〜３
．３Ｖの低電圧下でも高速動作が可能である。なお、出
力段にバイポーラトランジスタを用いるため、出力振幅
は電源電位Ｖｃｃから接地線電位ＧＮＤまでの全ては振
れず、”Ｈ”電位は電源電位Ｖｃｃからベース・エミッ
タ間電位Ｖｂｅだけ小さいＶｃｃ−Ｖｂｅ（ＢｉＣＭＯ
Ｓ回路、ＢｉＮＭＯＳ回路の場合）に、また”Ｌ”電位
はＶｂｅ（ＢｉＣＭＯＳ回路の場合）になる。全振幅を
振るためには、例えば、インバータ回路の入出力間にＣ
ＭＯＳインバータ回路を並列に付加したり、プルアップ
側ＮＰＮトランジスタのベースと出力線間、あるいはプ
ルダウン側ＮＰＮトランジスタのベースと接地線間に抵
抗を入れるなど、公知の技術を用いれば容易に実現でき
る。
【００４１】（実施例３）図３は本発明の第３の実施例
である駆動回路を示したものである。
である駆動回路を示したものである。
【００４２】図３（ａ）は、駆動回路のオフ時にインバ
ータ入力線ＧＩ１１４をプルアップする手段を、デコー
ド信号ＡＤの出力線１１１をゲート入力とするＮチャネ
ルＭＯＳＦＥＴ１０２とデコード反転信号ＡＤの出力線
３１１をゲート入力とするＰチャネルＭＯＳＦＥＴ３０
１とで構成した例である。なお、実施例１、実施例２と
同一の構成要素については、図１、図２と同一の番号を
記してある。
ータ入力線ＧＩ１１４をプルアップする手段を、デコー
ド信号ＡＤの出力線１１１をゲート入力とするＮチャネ
ルＭＯＳＦＥＴ１０２とデコード反転信号ＡＤの出力線
３１１をゲート入力とするＰチャネルＭＯＳＦＥＴ３０
１とで構成した例である。なお、実施例１、実施例２と
同一の構成要素については、図１、図２と同一の番号を
記してある。
【００４３】この実施例では、ゲート入力線ＧＩ１１４
のプルアップ回路をＣＭＯＳ型のトランスファーゲート
で構成しているため、駆動回路オフ時にインバータ入力
線ＧＩ１１４は電源電位Ｖｃｃまでプルアップされ、Ｍ
ＯＳＦＥＴのしきい値電圧によるプルアップ電位の低下
を防ぐことができる。また図３（ｂ）は、インバータ入
力線ＧＩ１１４をプルアップする手段に、図２（ａ）の
ＰチャネルＭＯＳＦＥＴ２０１と、図３（ａ）のＰチャ
ネルＭＯＳＦＥＴ３０１を併用した場合である。
のプルアップ回路をＣＭＯＳ型のトランスファーゲート
で構成しているため、駆動回路オフ時にインバータ入力
線ＧＩ１１４は電源電位Ｖｃｃまでプルアップされ、Ｍ
ＯＳＦＥＴのしきい値電圧によるプルアップ電位の低下
を防ぐことができる。また図３（ｂ）は、インバータ入
力線ＧＩ１１４をプルアップする手段に、図２（ａ）の
ＰチャネルＭＯＳＦＥＴ２０１と、図３（ａ）のＰチャ
ネルＭＯＳＦＥＴ３０１を併用した場合である。
【００４４】次に、本発明の駆動回路の高速性をＳＰＩ
ＣＥシミュレーション結果によって示す。比較に用いた
回路は、実施例２の図２（ａ）（ＣＭＯＳ出力インバー
タ回路）、図２（ｂ）（ＢｉＣＭＯＳ出力インバータ回
路）、図３（ａ）および従来例の図９（ａ）の回路でＣ
ＭＯＳ出力インバータ回路とＢｉＣＭＯＳ出力インバー
タ回路を用いたもの、合計６種類である。図４はシミュ
レーションでの回路構成を示したものである。なお、図
２（ａ），図２（ｂ）はクロック信号ＰＨと反転信号Ｐ
Ｈ、図３（ａ）はクロック反転信号ＰＨ、図９（ａ）は
クロック信号ＰＨを用いているが、比較条件の統一のた
め、各クロックの出力回路のゲートサイズの和が６種類
の回路で同一になるように、またクロック出力回路に接
続される駆動回路の数を同一になるように設定した。さ
らに、各駆動回路は同一ゲートサイズの出力インバータ
を用い、かつ同一の負荷を駆動している。
ＣＥシミュレーション結果によって示す。比較に用いた
回路は、実施例２の図２（ａ）（ＣＭＯＳ出力インバー
タ回路）、図２（ｂ）（ＢｉＣＭＯＳ出力インバータ回
路）、図３（ａ）および従来例の図９（ａ）の回路でＣ
ＭＯＳ出力インバータ回路とＢｉＣＭＯＳ出力インバー
タ回路を用いたもの、合計６種類である。図４はシミュ
レーションでの回路構成を示したものである。なお、図
２（ａ），図２（ｂ）はクロック信号ＰＨと反転信号Ｐ
Ｈ、図３（ａ）はクロック反転信号ＰＨ、図９（ａ）は
クロック信号ＰＨを用いているが、比較条件の統一のた
め、各クロックの出力回路のゲートサイズの和が６種類
の回路で同一になるように、またクロック出力回路に接
続される駆動回路の数を同一になるように設定した。さ
らに、各駆動回路は同一ゲートサイズの出力インバータ
を用い、かつ同一の負荷を駆動している。
【００４５】図５にＳＰＩＣＥシミュレーションによる
遅延時間の比較結果を示す。図５（ａ）は、クロック母
線の立ち上がりから出力線が立ち上がるまでの時間、図
５（ｂ）は、クロック信号の母線の立ち下がりから出力
線が立ち下がるまでの時間を示している。
遅延時間の比較結果を示す。図５（ａ）は、クロック母
線の立ち上がりから出力線が立ち上がるまでの時間、図
５（ｂ）は、クロック信号の母線の立ち下がりから出力
線が立ち下がるまでの時間を示している。
【００４６】立ち上がり時間では、ＣＭＯＳ出力インバ
ータ回路を用いた場合、従来例図９の回路と比較して、
図２（ａ）の回路では６９％から８０％に、図３（ａ）
の回路では７２％から８３％に遅延時間が削減できる。 ＢｉＣＭＯＳ出力インバータ回路を用いた場合、従来例
と比較して、図２（ｂ）の回路では７３％から８７％に
、図３（ａ）の回路では８０％から９３％に遅延時間が
削減できる。
ータ回路を用いた場合、従来例図９の回路と比較して、
図２（ａ）の回路では６９％から８０％に、図３（ａ）
の回路では７２％から８３％に遅延時間が削減できる。 ＢｉＣＭＯＳ出力インバータ回路を用いた場合、従来例
と比較して、図２（ｂ）の回路では７３％から８７％に
、図３（ａ）の回路では８０％から９３％に遅延時間が
削減できる。
【００４７】立ち下がり時間についても同様の傾向がみ
られる。ＣＭＯＳ出力インバータ回路の場合、従来例と
比較して、図２（ａ）の回路では５９％から７０％に、
図３（ａ）の回路では６５％から７５％に遅延時間が削
減できる。ＢｉＣＭＯＳ出力インバータ回路の場合、従
来例と比較して、図２（ｂ）の回路では６３％から８０
％、図３（ａ）の回路では７２％から８７％に遅延時間
が削減できる。
られる。ＣＭＯＳ出力インバータ回路の場合、従来例と
比較して、図２（ａ）の回路では５９％から７０％に、
図３（ａ）の回路では６５％から７５％に遅延時間が削
減できる。ＢｉＣＭＯＳ出力インバータ回路の場合、従
来例と比較して、図２（ｂ）の回路では６３％から８０
％、図３（ａ）の回路では７２％から８７％に遅延時間
が削減できる。
【００４８】このシミュレーション結果が示すように、
行方向のサイズが大きくなり、１本の信号線に接続され
る駆動回路数が多くなるほど遅延時間の削減効果は大き
くなる。さらに、従来例のＢｉＣＭＯＳインバータ回路
を用いた回路よりも、本発明のＣＭＯＳインバータ回路
を用いた回路の方が高速であり、低コストのＣＭＯＳプ
ロセス技術を用いても、従来のＢｉＣＭＯＳ回路よりも
高速な駆動回路が実現できる。
行方向のサイズが大きくなり、１本の信号線に接続され
る駆動回路数が多くなるほど遅延時間の削減効果は大き
くなる。さらに、従来例のＢｉＣＭＯＳインバータ回路
を用いた回路よりも、本発明のＣＭＯＳインバータ回路
を用いた回路の方が高速であり、低コストのＣＭＯＳプ
ロセス技術を用いても、従来のＢｉＣＭＯＳ回路よりも
高速な駆動回路が実現できる。
【００４９】（実施例４）図６は本発明の第４の実施例
である駆動回路を示したものである。
である駆動回路を示したものである。
【００５０】この実施例では、インバータ入力線ＧＩ１
１４の電位を制御する手段を、デコード信号ＡＤの出力
線１１１をゲート入力とするＮチャネルＭＯＳＦＥＴ１
０２と、クロック反転信号ＰＨの入力線１１３をソース
に接続しかつインバータ入力線ＧＩ１１４をゲート入力
とするＰチャネルＭＯＳＦＥＴ６０１とで構成した例で
ある。この実施例では、基板バイアス効果によるゲート
入力線ＧＩ１１４の電位低下がみられるが、ＧＩ１１４
のプルアップ／プルダウンをＮチャネルＭＯＳＦＥＴ１
０２とＰチャネルＭＯＳＦＥＴ６０１の２つで行なうた
め高速な動作が可能である。さらに、入力線としてアド
レス反転信号ＡＤあるいはクロック信号ＰＨが不要にな
るため、レイアウト面積の削減が可能であるとともに、
クロック負荷が軽くなるという利点を持つ。
１４の電位を制御する手段を、デコード信号ＡＤの出力
線１１１をゲート入力とするＮチャネルＭＯＳＦＥＴ１
０２と、クロック反転信号ＰＨの入力線１１３をソース
に接続しかつインバータ入力線ＧＩ１１４をゲート入力
とするＰチャネルＭＯＳＦＥＴ６０１とで構成した例で
ある。この実施例では、基板バイアス効果によるゲート
入力線ＧＩ１１４の電位低下がみられるが、ＧＩ１１４
のプルアップ／プルダウンをＮチャネルＭＯＳＦＥＴ１
０２とＰチャネルＭＯＳＦＥＴ６０１の２つで行なうた
め高速な動作が可能である。さらに、入力線としてアド
レス反転信号ＡＤあるいはクロック信号ＰＨが不要にな
るため、レイアウト面積の削減が可能であるとともに、
クロック負荷が軽くなるという利点を持つ。
【００５１】（実施例５）図７は本発明の第５の実施例
である駆動回路を示したものである。
である駆動回路を示したものである。
【００５２】この実施例では、インバータ入力線ＧＩ１
１４の電位を制御する手段を、デコード信号ＡＤの出力
線１１１をゲート入力とするＮチャネルＭＯＳＦＥＴ１
０２と、クロック反転信号ＰＨの入力線１１３をソース
およびゲート接続したＰチャネルＭＯＳＦＥＴ７０１と
で構成した例である。この実施例では、基板バイアス効
果によるゲート入力線ＧＩ１１４の電位低下がみられる
が、ＧＩ１１４のプルアップ／プルダウンをＮチャネル
ＭＯＳＦＥＴ１０２とＰチャネルＭＯＳＦＥＴ７０１の
２つで行なうため高速な動作が可能であり、さらに入力
線としてアドレス反転信号ＡＤあるいはクロック信号Ｐ
Ｈが不要になるため、レイアウト面積の削減が可能にな
るという利点を持つ。
１４の電位を制御する手段を、デコード信号ＡＤの出力
線１１１をゲート入力とするＮチャネルＭＯＳＦＥＴ１
０２と、クロック反転信号ＰＨの入力線１１３をソース
およびゲート接続したＰチャネルＭＯＳＦＥＴ７０１と
で構成した例である。この実施例では、基板バイアス効
果によるゲート入力線ＧＩ１１４の電位低下がみられる
が、ＧＩ１１４のプルアップ／プルダウンをＮチャネル
ＭＯＳＦＥＴ１０２とＰチャネルＭＯＳＦＥＴ７０１の
２つで行なうため高速な動作が可能であり、さらに入力
線としてアドレス反転信号ＡＤあるいはクロック信号Ｐ
Ｈが不要になるため、レイアウト面積の削減が可能にな
るという利点を持つ。
【００５３】図８に、図６および図７の駆動回路のＳＰ
ＩＣＥシミュレーションによる遅延時間比較結果を示す
。出力インバータ回路にはＣＭＯＳインバータ回路とＢ
ｉＣＭＯＳインバータ回路を用いており、クロック出力
回路のゲートサイズや負荷は図５の解析と同様の設定を
行なっている。図８（ａ）はクロック母線の立ち上がり
から出力線が立ち上がるまでの時間、図８（ｂ）はクロ
ック信号の母線の立ち下がりから出力線が立ち下がるま
での時間を示している。
ＩＣＥシミュレーションによる遅延時間比較結果を示す
。出力インバータ回路にはＣＭＯＳインバータ回路とＢ
ｉＣＭＯＳインバータ回路を用いており、クロック出力
回路のゲートサイズや負荷は図５の解析と同様の設定を
行なっている。図８（ａ）はクロック母線の立ち上がり
から出力線が立ち上がるまでの時間、図８（ｂ）はクロ
ック信号の母線の立ち下がりから出力線が立ち下がるま
での時間を示している。
【００５４】立ち上がり時間では、ＣＭＯＳ出力インバ
ータ回路を用いた場合、従来例図９の回路と比較して、
図６、図７の回路でともに７７％から８６％に遅延時間
が削減できる。ＢｉＣＭＯＳ出力インバータ回路を用い
た場合、従来例と比較して、図６の回路では７８％から
９３％に、図７の回路では８２％から９３％に遅延時間
が削減できる。立ち下がり時間についても同様の傾向が
みられる。ＣＭＯＳ出力インバータ回路の場合、従来例
と比較して、図６の回路では６６％から７６％に、図７
の回路では６７％から７８％に遅延時間が削減できる。 ＢｉＣＭＯＳ出力インバータ回路の場合、従来例と比較
して、図６、図７の回路ともに７２％から８５％に遅延
時間が削減できる。
ータ回路を用いた場合、従来例図９の回路と比較して、
図６、図７の回路でともに７７％から８６％に遅延時間
が削減できる。ＢｉＣＭＯＳ出力インバータ回路を用い
た場合、従来例と比較して、図６の回路では７８％から
９３％に、図７の回路では８２％から９３％に遅延時間
が削減できる。立ち下がり時間についても同様の傾向が
みられる。ＣＭＯＳ出力インバータ回路の場合、従来例
と比較して、図６の回路では６６％から７６％に、図７
の回路では６７％から７８％に遅延時間が削減できる。 ＢｉＣＭＯＳ出力インバータ回路の場合、従来例と比較
して、図６、図７の回路ともに７２％から８５％に遅延
時間が削減できる。
【００５５】このシミュレーション結果も図５の結果と
同様の傾向を示しており、行方向のサイズが大きくなり
、１本の信号線に接続される駆動回路数が多くなるほど
遅延時間の削減効果は大きくなる。さらに、本発明のＣ
ＭＯＳインバータ回路を用いた回路は、従来例のＢｉＣ
ＭＯＳインバータ回路を用いた回路と同等あるいはさら
に高速であり、低コストのＣＭＯＳプロセス技術を用い
ても、従来のＢｉＣＭＯＳ回路よりも高速な駆動回路が
実現できる。
同様の傾向を示しており、行方向のサイズが大きくなり
、１本の信号線に接続される駆動回路数が多くなるほど
遅延時間の削減効果は大きくなる。さらに、本発明のＣ
ＭＯＳインバータ回路を用いた回路は、従来例のＢｉＣ
ＭＯＳインバータ回路を用いた回路と同等あるいはさら
に高速であり、低コストのＣＭＯＳプロセス技術を用い
ても、従来のＢｉＣＭＯＳ回路よりも高速な駆動回路が
実現できる。
【００５６】
【発明の効果】以上のように、入力信号線をトランスフ
ァーゲートのソースに接続し、出力インバータ回路の入
力電位を制御することにより、入力負荷容量が削減でき
高速なスイッチング動作が可能であり、半導体集積回路
装置に用いる駆動回路として極めて有用である。なお、
出力インバータ回路には、ＣＭＯＳ回路、ＢｉＣＭＯＳ
回路、ＢｉＮＭＯＳ回路、相補型ＢｉＣＭＯＳ回路のい
ずれもが使用でき、プロセス技術に依存しない高速な駆
動回路が実現できる。
ァーゲートのソースに接続し、出力インバータ回路の入
力電位を制御することにより、入力負荷容量が削減でき
高速なスイッチング動作が可能であり、半導体集積回路
装置に用いる駆動回路として極めて有用である。なお、
出力インバータ回路には、ＣＭＯＳ回路、ＢｉＣＭＯＳ
回路、ＢｉＮＭＯＳ回路、相補型ＢｉＣＭＯＳ回路のい
ずれもが使用でき、プロセス技術に依存しない高速な駆
動回路が実現できる。
【図１】本発明の第１の実施例の駆動回路の構成図とタ
イミング図である。
イミング図である。
【図２】本発明の第２の実施例の構成図である。
【図３】本発明の第３の実施例の構成図である。
【図４】本発明の実施例と従来例との遅延時間比較のモ
デル図である。
デル図である。
【図５】本発明の実施例と従来例との遅延時間の比較図
である。
である。
【図６】本発明の第４の実施例の構成図である。
【図７】本発明の実５の実施例の構成図である。
【図８】本発明の実施例と従来例との遅延時間の比較図
である。
である。
【図９】従来の駆動回路の構成図である。
１０１ ＰチャネルＭＯＳＦＥＴ
１０２ ＮチャネルＭＯＳＦＥＴ
１０３ 出力インバータ回路
１１１ デコード信号の出力線
１１２ クロック信号線
１１３ クロック信号の反転信号線
１１５ 駆動回路の出力線
Claims (5)
- 【請求項１】 第１の入力信号を第２の入力信号に同
期出力させる駆動回路であって、前記第１の入力信号の
入力線がゲートに接続されかつソースが電源線に接続さ
れた第１のＰチャネルＭＯＳＦＥＴと、前記第１の入力
信号の入力線がゲートに接続されかつ前記第２の入力信
号の論理反転信号の入力線がソースに接続されかつドレ
インが前記第１のＰチャネルＭＯＳＦＥＴのドレインに
接続されたＮチャネルＭＯＳＦＥＴと、前記第１のＰチ
ャネルＭＯＳＦＥＴのドレインにゲートが接続されたイ
ンバータ回路とを備えたことを特徴とする駆動回路。 - 【請求項２】 第２の入力信号の入力線がゲートに接
続されかつソースが電源線に接続されかつドレインが第
１のＰチャネルＭＯＳＦＥＴのドレインに接続された第
２のＰチャネルＭＯＳＦＥＴを備えたことを特徴とする
請求項１記載の駆動回路。 - 【請求項３】 第１の入力信号の論理反転信号の入力
線がゲートに接続されかつ第２の入力信号の論理反転信
号の入力線がソースに接続されかつドレインが第１のＰ
チャネルＭＯＳＦＥＴのドレインに接続された第２のＰ
チャネルＭＯＳＦＥＴを備えたことを特徴とする請求項
１記載の駆動回路。 - 【請求項４】 第２の入力信号の論理反転信号の入力
線がソースに接続されかつゲートおよびドレインが第１
のＰチャネルＭＯＳＦＥＴのドレインに接続された第２
のＰチャネルＭＯＳＦＥＴを備えたことを特徴とする請
求項１記載の駆動回路。 - 【請求項５】 第２の入力信号の論理反転信号の入力
線がゲートおよびソースに接続されかつドレインが第１
のＰチャネルＭＯＳＦＥＴのドレインに接続された第２
のＰチャネルＭＯＳＦＥＴを備えたことを特徴とする請
求項１記載の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044786A JPH04281294A (ja) | 1991-03-11 | 1991-03-11 | 駆動回路 |
| US07/848,372 US5252863A (en) | 1991-03-11 | 1992-03-09 | Drive circuit for use in a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3044786A JPH04281294A (ja) | 1991-03-11 | 1991-03-11 | 駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04281294A true JPH04281294A (ja) | 1992-10-06 |
Family
ID=12701094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3044786A Pending JPH04281294A (ja) | 1991-03-11 | 1991-03-11 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5252863A (ja) |
| JP (1) | JPH04281294A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010506346A (ja) * | 2006-10-10 | 2010-02-25 | クゥアルコム・インコーポレイテッド | メモリアレイの動的ワードラインドライバ及びデコーダ |
| US7847776B2 (en) | 2005-01-12 | 2010-12-07 | Seiko Epson Corporation | Drive circuit of electro-optical device, driving method of electro-optical device, and electro-optical device having the same |
| WO2012114647A1 (ja) * | 2011-02-22 | 2012-08-30 | パナソニック株式会社 | ワード線起動回路、半導体記憶装置、および半導体集積回路 |
Families Citing this family (4)
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