JPS5975492A - ワ−ド線駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、ワード線駆動回路、特に、１トランジスタ型
ダイナミツクメモリに使用されるワード線駆動回路に関
する。

以下の説明では、絶縁ゲート型電界効果トランジスタと
呼ばれるＭＩＳ電界効果トランジスタの一例としてＭＯ
８電界効果トランジスタを使用したものについて述べる
が、他のＭＩＳ電界効果トランジスタについても同様に
成り立つことは言うまでもない。

一般に、１トランジスタ型ＭＯＳランダムアクセスメモ
リと呼ばれる１トランジスタ型ＭＯ８ＲＡＭでは、メモ
リセルの記憶容量に貯えられた電荷を、スイッチングＭ
Ｏ８トランジスタ金介して、ビット線に伝え、その信号
を増幅して、出力信号として送り出すと同時に、当該メ
モリセルに増幅された信号を再書き込みする方式が行な
われている。

第１図は本発明および従来のワード線駆動回路を含む１
トランジスタ型ＭＯ３ＲＡＭの一例を示すブロック図で
ある。

第１図に示す１トランジスタ型ＭＯ８ＲＡＭは、多数の
メモリセルからなるメモリセルマトリックス１に蓄えら
れた情報を、ＸアドレスをＸデコーダ２でデコードして
得られるデコード信号に応じてワードドライバ３から出
力されるワード信号によりてセンスアンプ４に導き、そ
こで増幅した後、Ｙアドレスｔ−Ｙデコーダ５およびマ
ルチプレクサ６によって、１つのメモリセルからの情報
のみを出力する。ここで、ワードドライバ３は多数のワ
ード線駆動回路で構成されている。情報を入力する場合
には、信号の流れは逆になる。

ところが、最近の大容量ダイナミックＭＯ８ＲＡＭは、
メモリ容量の大容量化に伴なって、メモリセルが微細化
されたため、パッケージ材料かラノα粒子による記憶電
荷破壊、いわゆる、ソフトエラー問題、さらには、微細
化トランジスタの高電界によるイオン衝突電流によって
基板電流が増大し、メモリの動作マージンを減少させる
問題等をおこしている。

従来のワード線駆動回路を含む１トランジスタ型ＭＯ８
ＲＡＭは、これらの問題を解決するために、メモリセル
として、ｎウェル中に作成されたｐチャネルのスイッチ
ングＭＯ８ＦＥＴ　とｐチャネルのゲート容量を用いる
方式がある。

この方式の一例は、下乗比等による論文“アンｎウェル
ＣＭＯＳダイナミックＲＡＭ　”　米国雑誌アイ・イー
・イー・ジャーナル・ソリッド働ステートーサーキット
、１９８２年４月号ボリューム５Ｃ−１７，３４４頁（
ＫＡＴＳＵ）（ＩＲＯＳＩＭＯＨＩＧＡ−８）ＩＩ、Ｉ
（ＩＲＯＯＭＡＳＵＤＡ　、ＹＯ８ＨＩＡＫＩ　　ＫＡ
Ｍ−ＩＧＡＫＩ　、ＫＩＹＯＯＩＴＯＨ、Ｎ０ＲＩＫＡ
ＺＵ　ＨＡ−８ＨＩＭＯＴＯＡＮＤ　ＥＩＳＵＫＥ　Ａ
ＲＡＩ、　　’Ａｎｎ−Ｗｅｌｌ　　ＣＭＯ８Ｄ３’ｎ
ｌＬｍｉｃ　　ＲＡＭ”、ＩＥＥＥ　　Ｊ−ＯＵＲＮＡ
Ｌ　ＯＦ　　５ＯＬＩＤ−８ＴＡＴＦ　ＣＩＲＣＵＩＴ
Ｓ。

ＶＯＬ、５Ｃ−１７，ｐ−３４４、ＡＰＲＩＬ、１９８
２）に記載されている。

この論文中で、メモリセルを駆動するワード線駆動回路
としては、第２図に示すような回路構成が示されている
。

第２図に示すワード線駆動回路において、ｐチャネルＭ
Ｏ８電界効果トランジスタＱｐｘｘは１トランジスタ型
メモリセルのスイッチングトランジスタであり、そのゲ
ートはワード線φ７に、ドレインはビット線φ　に、そ
れぞれ接続している。

記憶容量Ｃ１）１１はｎウェル中に作成されたゲート容
量であって、ゲート電極は接地電源Ｖｓｓに、ゲート酸
化膜直下のチャネル電極は、ＭＯ８電界効果トランジス
タＱｐｌ　１のソースに接続している。

ｎチャネルＭＯ８電界効果トランジスタＱ旧はワード線
φ　のスイッチングゲートの働きをし、そのゲートはＸ
デコーダからの出力信号であるデコード信号を供給する
テコード線φ。に、ドレインはワード線φ　に、ソース
は第２のクロック信号を供給するためのクロック信号線
匂に、それぞれ接続している。

ｐチャネルＭＯ８電界効果トランジスタＱｐＨを含む１
トランジスタ型メモリセル１１の駆動は、リセット時に
はワード線φＷを高レベル（５ｖ）に、動作時にはワー
ド線φ、７を低レベル（Ｏｖ）に設定することによって
行なう。

しかし、このような従来のワード線駆動回路では、１ト
ランジスタ型メモリセル１１から信号を読み出す場合に
、非選択のワード線φッを高レベルに保持するホールド
回路Ｈ−ｅ各ワード線φいに接続して、非選択のワード
線φいの高レベルが選択したワード線φ　のノイズによ
って低レベルに落ちないようにする必要がある。

従来のｎチャネルＭＯ８ＲＡＭに使用するワード線駆動
回路では、ホールド回路Ｈとしてフリップフロップ回路
が用いられている。しかし、フリップフロップ回路は、
互いにゲートとドレインを交差結合した２つのドライブ
用のＭＯ８電界効果トランジスタと負荷用デバイスから
構成されるために、その占有面積が大きくなり、ワード
線の間隔がフリップフロップ回路の間隔で決定されピン
チの狭いワード線の配線が困難であるため小型化しにく
いこと、および、ワード線の選択時に、負荷用デバイス
を通して電流が流れるため、消費電力が増加する等の欠
点がおった。

本発明の目的は、小型化できるとともに消費電力を低減
できるリード線駆動回路を提供することにある。

すなわち、本発明の目的は、負荷用デバイスとしてｐチ
ャネルＭＯ８）ランジスタを、ドライブ用デバイスとし
てｎチャネルＭＯ８）ランジスタを用いた０ＭＯ８構成
のダイナミックワード線駆動回路を提供することにある
。

また、本発明の他の目的は、ピッチの狭い低消費電力の
ワード線駆動回路を提供することにある。

本発明のワード線駆動回路は、ゲートがデコーダに接続
されドレインがワード線に接続されソースが電源に接続
された第１のｐチャネルＭＩＳ電界効果トランジスタと
、ゲートが第１のクロック信号を供給するための第１の
クロック信号線に接続されドレインが前記ワード線に接
続されソースが前記電源に接続された第２のｐチャネル
ＭＩＳ電界効果トランジスタと、ゲートが前記デコーダ
に接続されドレインが前記ワード線に接続されソースが
第２のクロック信号を供給するための第２のクロック信
号線に接続されたｎチャネルＭＩＳ電界効果トランジス
タとを含んで構成される。

以下、本発明をよりよく理解するために、実施例を用い
て詳述する。

第３図は本発明の一実施例を示す回路図である。

第３図に示すワード線駆動回路は、第１図に示した１ト
ランジスタ型ＭＯＳ　ＲＡＭの全体構成のうち、ワード
ドライバ３に含まれる多数のワード線駆動回路部の１つ
を示している。

第３図において、１１はメモリセルマトリックスを構成
する１つの１トランジスタ型メモリセルを示しており、
記憶容量ＣＩ）１１とスイッチング用のｐチャネルＭＯ
８電界効果トランジスタＱｐＩＩとで構成される。ＭＯ
８電界効果トランジスタＱｐ１ｔのゲートはワード線φ
　に、ドレインはビット線φ　Ｋ、ソースは記憶容量Ｃ
ｐＨの一方の電極に、それぞれ接続している。

ｐチャネルＭＯ８電界効果トランジスタＱｐｌは。

ゲートをＸデコーダ２から出力されるデコード線φゎに
、ドレインをワード線φ７の節点Ｎｗに、ソースを電源
ＶＤＤに、それぞれ接続している。ｐチャネルＭＯ８電
界効果トランジスタＱｌ）２は、ゲートを第１のクロッ
ク信号を供給するクロック信号線φ　に、ドレインをワ
ード線φッに、ソースを前記電源ＶＤＤに、それぞれ接
続している。ｎチャネルＭＯ８電界効果トランジスタＱ
ｎｘは、ゲートを前記デコード線φゎに、ドレインを前
記’７−ト線φ　の節点Ｎｗに、ソースをクロック信号
線φ工に、それぞれ接続している。

次に、第３図に示す本発明の一実施例の回路動作を、第
４図に示す動作波形を用いて説明する。

時刻ｔｏからｔｌまでのリセット状態では、クロック信
号線φ□の電圧が低レベルにあり、クロック信号線への
電圧が高レベルにあるので、ワード線φ７の電圧は高レ
ベルにあり、メモリセル１１のｐチャネルＭＯ８）ラン
ジスタ。ｐＨは非導通である。

１トランジスタ型メモリセル１１に情報の読み出し、ま
たは、書き込みを行なうには、時刻ｔ１でクロック信号
線φ□の電圧を低レベルから高レベルに上げて、ワード
線φｗｔ−高レベルの電圧のフローティング状態とする
。

次に、時刻ｔ　において、デコード線φ。にアドレス信
号を与えて、ワード線φ　を選択する場合には、デコー
ド線φ　を高レベルの電圧に保持り し、ワード線φ　を選択しない場合には、デコード線φ
　を低レベルの電圧に落す。

次に、時刻ｔ　において、クロック信号線φ工の電圧を
高レベルから低レベルに落すことによって、デコード線
φ　が高レベルにある場合には、ワード線φ　の電圧が
低レベルに落ちるのに対し、デコード線φ　が低レベル
にある場合には、ｐチャネルＭＯＳトランジスタＱｐｔ
が導通して、ワード線φ　の電圧が高レベルのままに保
持される。

従って、本発明のように、０ＭＯ８構成のワード線駆動
回路をダイナミックＭＯ８ＲＡＭに用いることによって
、従来の回路のように特別のホールド回路を用いなくと
も、非選択のワード線φ１、の電圧を高レベルに保持す
ることができる。

時刻ｔ　に１選択ワード線の電圧が高レベルから低レベ
ルに落ちるとともに、１トランジスタ型メモリセル１１
のスイッチング用のＭＯ８電界効果トランジスタＱｐＩ
Ｉが導通し、記憶容量ＣＰＩ　１に蓄えられていた記憶
情報がビット線φ　に読み出されるか、または、ビット
線φ８から記憶容量ＣｐＩＩに情報が書き込まれる。

メモリ動作を終了させるには、時刻ｔ　において、クロ
ック信号線への電圧を低レベルから高レベルに上げ、さ
らに、クロック信号線φ　の電圧を高レベルから低レベ
ルに下げることによって、ワード線φいの電圧を高レベ
ルに上げて、スイ、ッチング用のＭＯ８電界効果トラン
ジスタＱｐ１１ｔｌ−非導通にして、メモリセルへの情
報の読み出し、書き込みが終了する。

時刻ｔ　では、すべてのワード線φ　の電圧が６ｗ 高レベルになり、クロック信号線φ　の電圧が低ニ レベルになるので、ｐチャネルＭＯ８電界効果トランジ
スタＱＰ２が導通し、ワード線φ　の電圧け高レベルに
保持されて、リセット状態が続く。

以上の説明から明らかなように、本発明のワード線駆動
回路は、ワー・ド線駆動用としてのＣＭＯＳトランジス
タとプリチャージ用のｐチャネルＭＯ８電界効果トラン
ジスタとから構成されているために、回路素子数が少な
くできる。また、０ＭＯ８構成であるため、低消費電力
化される利点がある。

さらに、本発明のワード線駆動−１路は、ｎウェル中に
形成されたｐチャネル型のＭＯ８容量を使った場合に、
その利点が最大限に発揮される。つまり、ｐチャネルＭ
Ｏ８電界効果トランジスタ用に、新たにプロセス工程を
加えなくとも、０ＭＯ８構造が実現できること、さらに
は、デコーダ部の負荷デバイスとしてｐチャネルＭＯ８
電界効果トランジスタを使うことによって、デコーダと
同じピッチで、ワード線駆動回路を作ることができる点
で、実用上非常に有利である。

【図面の簡単な説明】

第１図は本発明および従来のワード線駆動回路’を含ｔ
ｒｌ）ランジスタ型ＭＯＳ　ＲＡＭのブロック図、第２
図は１トランジスタ型メモリセルを駆動する従来のワー
ド線駆動回路の一例を含む回路図、第３図は本発明のワ
ード線駆動回路の一実施例を含む回路図、第４図は第３
図に示す実施例の動作を説明するための各部の動作波形
図でおる。 １・・・・・・メモリセルマトリックス、２・・・・・
・Ｘデコーダ、３・・・・・・ワードドライバ、４・・
・・・・センスアンプ、５・・・・・・Ｙデコーダ、６
・・・・・・マルチプレクサ、１１・・・・・・１トラ
ンジスタ型メモリセル％　Ｑｐｔ＋　Ｑｐ２．Ｑｐｕ・
・・・・・ｐチャネルＭＯ５ｉｌＩ界効果トランジスタ
、Ｑｎｌ・・・・・・ｎチャネルＭＯ８電界効果トラン
ジスタ、Ｃｐｌｌ・・・・・・記憶容量、ＮＷ・・・・
・・節点、φ　。 φ　・・・・・・クロック信号線、φ　・・・・・・デ
コート線、Ｘ　　　　　　　　　　　　　　　　　　　
　　　　　　　Ｄａ、−−−−−＝ワード線、φ８・・
・・・・ビット線、Ｖｌ）Ｄ・・・・・・電源、ＶｓＳ
・・・・・・接地電源、Ｈ・・・・・・ホールド回路、
１　−１６　・・・・・・時刻。 第　７図 Ｙアドレヌ 第２図 ん 第　３図 Ｖｌ）ＤＶＤρ

Claims (1)

【特許請求の範囲】
1. ゲートがデコーダに接続されドレインがワード線に接続
   されソースが電源に接続された第１のｐチャネルＭＩＳ
   電界効果トランジスタと、ゲートが第１のクロック信号
   を供給するための第１のクロック信号線に接続されドレ
   インが前記ワード線に接続されソースが前記電源に接続
   された第２のｐチャネルＭＩＳ電界効果トランジスタと
   、ゲートが前記デコーダに接続されドレインが前記ワー
   ド線に接続されソースが第２のクロック信号を供給する
   ための第２のクロック信号線に接続されたｎチャネルＭ
   ＩＳ電界効果トランジスタとを含むことを特徴とするワ
   ード線駆動回路。