JPH0428193Y2 - - Google Patents
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- JPH0428193Y2 JPH0428193Y2 JP245785U JP245785U JPH0428193Y2 JP H0428193 Y2 JPH0428193 Y2 JP H0428193Y2 JP 245785 U JP245785 U JP 245785U JP 245785 U JP245785 U JP 245785U JP H0428193 Y2 JPH0428193 Y2 JP H0428193Y2
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- voltage
- backup
- positive voltage
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- power supply
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- 239000003990 capacitor Substances 0.000 claims description 37
- 238000010586 diagram Methods 0.000 description 11
- 230000010365 information processing Effects 0.000 description 9
- 230000000903 blocking effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 230000002238 attenuated effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Stand-By Power Supply Arrangements (AREA)
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、電子機器における電源が停電或は瞬
断した場合に前記電子機器の制御部の動作を所定
時間だけバツクアツプするバツクアツプ電源回路
に関する。
断した場合に前記電子機器の制御部の動作を所定
時間だけバツクアツプするバツクアツプ電源回路
に関する。
(ロ) 従来の技術
従来、電子機器における電源が停電或は瞬断し
た場合に電子機器の制御部の動作を所定時間だけ
バツクアツプするバツクアツプ電源回路として例
えばフイツシヤー社のモデルFVH−722の
「SCHEMATIC DIAGRAM＆PRINTED
CIRCUITBOARD（Ｕ，Ｓ，Ａ）」の第12〜13頁
に示す様な回路が開示されており、第３図はその
一般的な回路図の一例、第４図は第３図において
バツクアツプ時間とバツクアツプ電圧との関係を
示す特性図である。
た場合に電子機器の制御部の動作を所定時間だけ
バツクアツプするバツクアツプ電源回路として例
えばフイツシヤー社のモデルFVH−722の
「SCHEMATIC DIAGRAM＆PRINTED
CIRCUITBOARD（Ｕ，Ｓ，Ａ）」の第12〜13頁
に示す様な回路が開示されており、第３図はその
一般的な回路図の一例、第４図は第３図において
バツクアツプ時間とバツクアツプ電圧との関係を
示す特性図である。
第３図において図番及び構成を説明すると、１
は交流電源２の入力をオン、オフするスイツチ、
３は二次巻線側にタツプを設け、前記スイツチ１
のオン時に一次電圧を二次電圧に変換するトラン
ス、４は前記トランス３の二次巻線により得られ
る二次電圧の負電圧を整流する整流回路、５は二
次電圧をタツプにて分圧することにより得られる
電圧の正電圧を整流する整流回路、６，７は
各々、抵抗８及びコンデンサ９、抵抗１０及びコ
ンデンサ１１より構成され、前記整流回路４，５
の出力電圧を積分する積分回路、１２，１３は
各々、前記積分回路６，７により平滑化された直
流負電圧（例えば−20ボルト）、直流正電圧（例
えば＋５ボルト）を入力する端子、１４は直流正
電圧を入力するデータ処理手段としてのMPU１
５及びメモリ１６より成る情報処理手段１７と、
直流負電圧を入力する駆動回路１８とによつて構
成される制御部、１９は前記駆動回路１８の出力
により動作する表示部、２０は前記端子１３及び
情報処理手段１７間の直流正電圧のライン２１と
アース間に接続され、直流正電圧のノイズを吸収
すると共に前記スイツチ１のオフ時、停電或は瞬
断時に前記情報処理手段１７を所定時間（例えば
0.5〜１秒）だけバツクアツプする電解コンデン
サ、２２は前記電解コンデンサ２０及びライン２
１との接続点と前記端子１３間に接続され、前記
電解コンデンサ２０に充電された電荷の端子１３
側への放電を阻止すると逆流阻止ダイオード、２
３は前記端子１２及び駆動回路１８間の直流負電
圧のライン２４とアース間に接続され、直流負電
圧のノイズを吸収する電解コンデンサ、３０は前
記ライン２４及びアース間に接続された負荷イン
ピーダンスとしての抵抗である。尚、第４図にお
ける横軸は時間軸であり、T0は電源のオフ時間、
T1は第３図におけるバツクアツプ限界時間を示
しており、また縦軸は電圧軸を示しており、VB
は端子１３への入力正電圧、Vfは逆流阻止ダイ
オード２２の立上り電圧、υは情報処理手段１７
の最低動作電圧、−VPは端子１２への入力負電圧
を示しており、更に破線はバツクアツプ電圧を示
している。
は交流電源２の入力をオン、オフするスイツチ、
３は二次巻線側にタツプを設け、前記スイツチ１
のオン時に一次電圧を二次電圧に変換するトラン
ス、４は前記トランス３の二次巻線により得られ
る二次電圧の負電圧を整流する整流回路、５は二
次電圧をタツプにて分圧することにより得られる
電圧の正電圧を整流する整流回路、６，７は
各々、抵抗８及びコンデンサ９、抵抗１０及びコ
ンデンサ１１より構成され、前記整流回路４，５
の出力電圧を積分する積分回路、１２，１３は
各々、前記積分回路６，７により平滑化された直
流負電圧（例えば−20ボルト）、直流正電圧（例
えば＋５ボルト）を入力する端子、１４は直流正
電圧を入力するデータ処理手段としてのMPU１
５及びメモリ１６より成る情報処理手段１７と、
直流負電圧を入力する駆動回路１８とによつて構
成される制御部、１９は前記駆動回路１８の出力
により動作する表示部、２０は前記端子１３及び
情報処理手段１７間の直流正電圧のライン２１と
アース間に接続され、直流正電圧のノイズを吸収
すると共に前記スイツチ１のオフ時、停電或は瞬
断時に前記情報処理手段１７を所定時間（例えば
0.5〜１秒）だけバツクアツプする電解コンデン
サ、２２は前記電解コンデンサ２０及びライン２
１との接続点と前記端子１３間に接続され、前記
電解コンデンサ２０に充電された電荷の端子１３
側への放電を阻止すると逆流阻止ダイオード、２
３は前記端子１２及び駆動回路１８間の直流負電
圧のライン２４とアース間に接続され、直流負電
圧のノイズを吸収する電解コンデンサ、３０は前
記ライン２４及びアース間に接続された負荷イン
ピーダンスとしての抵抗である。尚、第４図にお
ける横軸は時間軸であり、T0は電源のオフ時間、
T1は第３図におけるバツクアツプ限界時間を示
しており、また縦軸は電圧軸を示しており、VB
は端子１３への入力正電圧、Vfは逆流阻止ダイ
オード２２の立上り電圧、υは情報処理手段１７
の最低動作電圧、−VPは端子１２への入力負電圧
を示しており、更に破線はバツクアツプ電圧を示
している。
(ハ) 考案が解決しようとする問題点
しかしながら前述の場合、電解コンデンサ２３
の充電電荷は、時間T0で電源がオフすると同時
に制御部１４及び抵抗３０のアース側へ無駄に放
電してしまつていた。
の充電電荷は、時間T0で電源がオフすると同時
に制御部１４及び抵抗３０のアース側へ無駄に放
電してしまつていた。
また制御部１４による消費電流IDを近似的に一
定とし、電解コンデンサ２０の静電容量をCBと
すると、バツクアツプ時間TBU1は TBU1＝｜T1−T0｜ ＝CB（VB−Vf−υ）／ID …… となり、式よりバツクアツプ時間TBUを長くと
るには電解コンデンサ２０の静電容量CBを大容
量とし、更に逆流阻止ダイオードとして立上り電
圧の小さいシヨツトキーダイオード等を使用した
りしなければならず、コストアツプが生ずる等の
問題点があつた。
定とし、電解コンデンサ２０の静電容量をCBと
すると、バツクアツプ時間TBU1は TBU1＝｜T1−T0｜ ＝CB（VB−Vf−υ）／ID …… となり、式よりバツクアツプ時間TBUを長くと
るには電解コンデンサ２０の静電容量CBを大容
量とし、更に逆流阻止ダイオードとして立上り電
圧の小さいシヨツトキーダイオード等を使用した
りしなければならず、コストアツプが生ずる等の
問題点があつた。
(ニ) 問題点を解決するための手段
本考案は前記問題点を解決するためになされた
ものであり、直流正電圧及び直流負電圧とによつ
て動作すると共に負荷を制御する電子機器の制御
部のバツクアツプ電源回路において、直流正電圧
ライン及びアース間に接続された第１コンデンサ
と、前記直流正電圧ライン、及び直流負電圧ライ
ン間に接続された第２コンデンサと、前記直流正
電圧ラインに対して順方向であり、かつそのカソ
ードが前記第１及び第２コンデンサとの接続点に
接続され、前記第１及び第２コンデンサに充電さ
れた電荷を前記制御部のみに放電させるダイオー
ドより成るバツクアツプ電源回路によつて前記問
題点を解決する。
ものであり、直流正電圧及び直流負電圧とによつ
て動作すると共に負荷を制御する電子機器の制御
部のバツクアツプ電源回路において、直流正電圧
ライン及びアース間に接続された第１コンデンサ
と、前記直流正電圧ライン、及び直流負電圧ライ
ン間に接続された第２コンデンサと、前記直流正
電圧ラインに対して順方向であり、かつそのカソ
ードが前記第１及び第２コンデンサとの接続点に
接続され、前記第１及び第２コンデンサに充電さ
れた電荷を前記制御部のみに放電させるダイオー
ドより成るバツクアツプ電源回路によつて前記問
題点を解決する。
(ホ) 作用
本考案のバツクアツプ電源回路によれば、制御
部が直流正電圧及び直流負電圧によつて動作する
ことから、第１コンデンサの正の充電電荷に加え
て直流正電圧及び直流負電圧ライン間に接続され
た第２コンデンサの負の充電電荷をも制御部のバ
ツクアツプに用いることができ、コストアツプせ
ずにバツクアツプ時間を延長させる作用を有す
る。
部が直流正電圧及び直流負電圧によつて動作する
ことから、第１コンデンサの正の充電電荷に加え
て直流正電圧及び直流負電圧ライン間に接続され
た第２コンデンサの負の充電電荷をも制御部のバ
ツクアツプに用いることができ、コストアツプせ
ずにバツクアツプ時間を延長させる作用を有す
る。
(ヘ) 実施例
本考案の詳細を図示の実施例により具体的に説
明する。第１図は本考案のバツクアツプ電源回路
の一実施例を示す回路図、第２図は第１図におい
てバツクアツプ時間とバツクアツプ電圧との関係
を示す特性図である。
明する。第１図は本考案のバツクアツプ電源回路
の一実施例を示す回路図、第２図は第１図におい
てバツクアツプ時間とバツクアツプ電圧との関係
を示す特性図である。
第１図について図番及び構成を説明すると、２
５は端子１３及び情報処理手段１７間の直流正電
圧のライン２６とアース間に接続され、直流正電
圧のノイズを吸収すると共に電源のオフ時に前記
情報処理手段１７を所定時間だけバツクアツプす
る第１コンデンサとしての電解コンデンサ（例え
ば2200μF）、２７は前記電解コンデンサ２５及び
ライン２６との接続点と前記端子１３間にその一
方が接続され、かつ端子１２及び駆動回路１８間
の直流負電圧のライン２８にその他方が接続さ
れ、直流負電圧のノイズを吸収すると共に電源の
オフ時に前記情報処理手段１７を所定時間だけバ
ツクアツプする第２コンデンサとしての電解コン
デンサ（例えば220μF）、２９は前記電解コンデ
ンサ２５，２７及びライン２６との接続点と前記
端子１３間に接続され、前記電解コンデンサ２
５，２７に充電された電荷の端子１３側への放電
を阻止するダイオードである。尚、第１図のその
他の構成要素において第３図と同一素子には同一
図番を付しており、また第２図は第４図と同様の
特性図であり、T2は第１図におけるバツクアツ
プ限界時間、VPEAKはバツクアツプ電圧のピーク
値を示している。
５は端子１３及び情報処理手段１７間の直流正電
圧のライン２６とアース間に接続され、直流正電
圧のノイズを吸収すると共に電源のオフ時に前記
情報処理手段１７を所定時間だけバツクアツプす
る第１コンデンサとしての電解コンデンサ（例え
ば2200μF）、２７は前記電解コンデンサ２５及び
ライン２６との接続点と前記端子１３間にその一
方が接続され、かつ端子１２及び駆動回路１８間
の直流負電圧のライン２８にその他方が接続さ
れ、直流負電圧のノイズを吸収すると共に電源の
オフ時に前記情報処理手段１７を所定時間だけバ
ツクアツプする第２コンデンサとしての電解コン
デンサ（例えば220μF）、２９は前記電解コンデ
ンサ２５，２７及びライン２６との接続点と前記
端子１３間に接続され、前記電解コンデンサ２
５，２７に充電された電荷の端子１３側への放電
を阻止するダイオードである。尚、第１図のその
他の構成要素において第３図と同一素子には同一
図番を付しており、また第２図は第４図と同様の
特性図であり、T2は第１図におけるバツクアツ
プ限界時間、VPEAKはバツクアツプ電圧のピーク
値を示している。
第１図について回路動作を説明すると、スイツ
チ１をオンすることにより端子１３には直流正電
圧（例えば＋５ボルト）、端子１２には直流負電
圧（例えば−20ボルト）が入力し、これより電界
コンデンサ２７の静電容量をCPとすると、電界
コンデンサ２５，２７には各々 QB＝CB（VB−Vf） …… QP＝CP（VB−Vf＋VP） …… なる電荷が充電され、更に直流正電圧が情報処理
手段１７に入力すると共に直流負電圧が駆動回路
１８に入力して制御部１４は動作する。ここでメ
モリ１６及び駆動回路１８は各々、直流正電圧、
直流負電圧のみならずMPU１５の制御信号とに
よつて動作するものであり、こうして動作する駆
動回路１８の出力信号によつて負荷としての表示
部１９に何らかの表示がなされる。
チ１をオンすることにより端子１３には直流正電
圧（例えば＋５ボルト）、端子１２には直流負電
圧（例えば−20ボルト）が入力し、これより電界
コンデンサ２７の静電容量をCPとすると、電界
コンデンサ２５，２７には各々 QB＝CB（VB−Vf） …… QP＝CP（VB−Vf＋VP） …… なる電荷が充電され、更に直流正電圧が情報処理
手段１７に入力すると共に直流負電圧が駆動回路
１８に入力して制御部１４は動作する。ここでメ
モリ１６及び駆動回路１８は各々、直流正電圧、
直流負電圧のみならずMPU１５の制御信号とに
よつて動作するものであり、こうして動作する駆
動回路１８の出力信号によつて負荷としての表示
部１９に何らかの表示がなされる。
次に何らかの原因により時間T0にて停電、瞬
断或はスイツチ１がオフした場合、端子１２，１
３への電源入力は零となり、電解コンデンサ２
５，２７に充電された電荷QB，QPは、ダイオー
ド２９によつて端子１３側へ放電することなく情
報処理手段１７に有効に供給され、MPU１５及
びメモリ１６は式よりも延長したバツクアツプ
時間（例えば３秒）にてバツクアツプされる。こ
のバツクアツプ時間TBU2は TBU2＝｜T2−T0｜ ≒（QB＋QP）−（CB−CP）υ／ID ……… となり、式に、及び式を代入すると TBU2＝TBU1＋CP（VB−Vf−υ＋VP）／ID…… となる。式において一般に VP＞＞VB−Vf−υ であることから、式に示すバツクアツプ時間
TBU2は式に示すバツクアツプ時間TBU1よりも
充分に延長されていることが解る。
断或はスイツチ１がオフした場合、端子１２，１
３への電源入力は零となり、電解コンデンサ２
５，２７に充電された電荷QB，QPは、ダイオー
ド２９によつて端子１３側へ放電することなく情
報処理手段１７に有効に供給され、MPU１５及
びメモリ１６は式よりも延長したバツクアツプ
時間（例えば３秒）にてバツクアツプされる。こ
のバツクアツプ時間TBU2は TBU2＝｜T2−T0｜ ≒（QB＋QP）−（CB−CP）υ／ID ……… となり、式に、及び式を代入すると TBU2＝TBU1＋CP（VB−Vf−υ＋VP）／ID…… となる。式において一般に VP＞＞VB−Vf−υ であることから、式に示すバツクアツプ時間
TBU2は式に示すバツクアツプ時間TBU1よりも
充分に延長されていることが解る。
次に第２図について説明すると、時間T0にて
端子１２，１３への電源入力が零になると、電界
コンデンサ２７の充電電荷の大部分は電界コンデ
ンサ２５に放電移行し、電界コンデンサ２５，２
７の端子電圧は平衡に達することから、電界コン
デンサ２５の両端電圧は破線に示す様に一時的に
上昇してピーク値VPEAKに達し、その後情報処理
手段１７に入力してMPU１５及びメモリ１６の
動作をバツクアツプしながら減衰してゆくが、第
２図及び第４図を比較しても明らかな様にバツク
アツプ時間TBU2はバツクアツプ時間TBU1よりも
充分に延長されている。ここでVPEAKは制御部１
４の最大許容定格電圧を超えてはならず、また時
間T0以後においてVPEAKを与える電解コンデンサ
２５，２７の放電電荷量は、時間T0以前におけ
る電解コンデンサ２５，２７の充電電荷量を超え
ることはない。そこでVPEAKを求めると、 VPEAK≦VB−Vf＋CP／CB＋CPVP …… となり、VPEAKが制御部１４の最大許容定格電圧
以下で、かつ所望のバツクアツプ時間を得られる
様に電解コンデンサ２５，２７の静電容量CB，
CPを決定すればよい。
端子１２，１３への電源入力が零になると、電界
コンデンサ２７の充電電荷の大部分は電界コンデ
ンサ２５に放電移行し、電界コンデンサ２５，２
７の端子電圧は平衡に達することから、電界コン
デンサ２５の両端電圧は破線に示す様に一時的に
上昇してピーク値VPEAKに達し、その後情報処理
手段１７に入力してMPU１５及びメモリ１６の
動作をバツクアツプしながら減衰してゆくが、第
２図及び第４図を比較しても明らかな様にバツク
アツプ時間TBU2はバツクアツプ時間TBU1よりも
充分に延長されている。ここでVPEAKは制御部１
４の最大許容定格電圧を超えてはならず、また時
間T0以後においてVPEAKを与える電解コンデンサ
２５，２７の放電電荷量は、時間T0以前におけ
る電解コンデンサ２５，２７の充電電荷量を超え
ることはない。そこでVPEAKを求めると、 VPEAK≦VB−Vf＋CP／CB＋CPVP …… となり、VPEAKが制御部１４の最大許容定格電圧
以下で、かつ所望のバツクアツプ時間を得られる
様に電解コンデンサ２５，２７の静電容量CB，
CPを決定すればよい。
(ト) 考案の効果
本考案のバツクアツプ電源回路によれば、制御
部が直流正電圧及び直流負電圧によつて動作する
ことから、第１コンデンサの正の充電電荷に加え
て直流正電圧及び直流負電圧ライン間に接続され
た第２コンデンサの負の充電電荷をも制御部のバ
ツクアツプに用いることができ、これより構成要
素を付加することなく、かつコストアツプせずに
制御部のバツクアツプ時間を延長させることが可
能となる利点を有する。
部が直流正電圧及び直流負電圧によつて動作する
ことから、第１コンデンサの正の充電電荷に加え
て直流正電圧及び直流負電圧ライン間に接続され
た第２コンデンサの負の充電電荷をも制御部のバ
ツクアツプに用いることができ、これより構成要
素を付加することなく、かつコストアツプせずに
制御部のバツクアツプ時間を延長させることが可
能となる利点を有する。
第１図は本考案のバツクアツプ電源回路の一実
施例を示す回路図、第２図は第１図においてバツ
クアツプ時間とバツクアツプ電圧との関係を示す
特性図、第３図は従来のバツクアツプ電源回路の
一例を示す回路図、第４図は第３図のバツクアツ
プ時間とバツクアツプ電圧との関係を示す特性図
である。 主な図番の説明、１４……制御部、１９……表
示部、２５，２７……電解コンデンサ、２６，２
８……ライン、２９……ダイオード。
施例を示す回路図、第２図は第１図においてバツ
クアツプ時間とバツクアツプ電圧との関係を示す
特性図、第３図は従来のバツクアツプ電源回路の
一例を示す回路図、第４図は第３図のバツクアツ
プ時間とバツクアツプ電圧との関係を示す特性図
である。 主な図番の説明、１４……制御部、１９……表
示部、２５，２７……電解コンデンサ、２６，２
８……ライン、２９……ダイオード。
Claims (1)
- 直流正電圧及び直流負電圧とによつて動作する
と共に負荷を制御する電子機器の制御部のバツク
アツプ電源回路において、直流正電圧ライン及び
アース間に接続された第１コンデンサと、前記直
流正電圧ライン、及び直流負電圧ライン間に接続
された第２コンデンサと、前記直流正電圧ライン
に対して順方向であり、かつそのカソードが前記
第１及び第２コンデンサとの接続点に接続され、
前記第１及び第２コンデンサに充電された電荷を
前記制御部のみに放電させるダイオードより成る
ことを特徴とするバツクアツプ電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP245785U JPH0428193Y2 (ja) | 1985-01-11 | 1985-01-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP245785U JPH0428193Y2 (ja) | 1985-01-11 | 1985-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120241U JPS61120241U (ja) | 1986-07-29 |
| JPH0428193Y2 true JPH0428193Y2 (ja) | 1992-07-08 |
Family
ID=30476156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP245785U Expired JPH0428193Y2 (ja) | 1985-01-11 | 1985-01-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0428193Y2 (ja) |
-
1985
- 1985-01-11 JP JP245785U patent/JPH0428193Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61120241U (ja) | 1986-07-29 |
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