JPH0428250A - ウエハ・スケール・インテグレーションデバイスおよびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 ウェハ上に複数配置された各チップに対する電源がボン
ディングワイヤにより配線されているウェハ・スケール
・インテグレーションデバイスおよびその製造方法に関
し、 デバイスの歩留りを向上させると共に、デバイスの品質
および性能を向上させることを目的とし、同一ウェハ上
に複数のチップを配置し、該各チップに電源を供給する
配線をボンディングワイヤにより形成し、該各チップと
隣接するチップ間の通信経路を配線により形成して該ウ
ェハ全体として所定の機能を持たせるようにしたウェハ
・スケール・インテグレーションデバイスの製造方法で
あって、前記ウェハ上の各チップに対してそれぞれ個別
に試験を行うチップ試験段階と、該チップ試験の結果に
基づいて不良チップの位置を認識する不良チップ認識段
階と、該認識された不良チップの位置に従って、正常な
チップに選択的に電源を供給するようにワイヤボンディ
ングを行う電源配線処理段階とを具備するように構成す
る。

〔産業上の利用分野〕

本発明はウェハ・スケール・インテグレーションデバイ
スの製造方法に関し、特に、ウェハ上に複数配置された
各チップに対する電源がボンディングワイヤにより配線
されているウェハ・スケール・インテグレーションデバ
イスおよびその製造方法に関する。

近年、ウェハ・スケール・インテグレーションデバイス
が研究開発されているが、各チップに供給する電源は共
通であるため、この電源がいずれかのチップで短絡して
いる場合等にもデバイス全体が使用できないことになる
。そこで、電源を供給する配線が成るチップ内で短絡し
ていたとしてもデバイスを使用可能とするウェハ・スケ
ール・インテグレーションデバイスおよびその製造方法
が要望されている。

〔従来の技術〕

近年、１つのウェハ上に複数のチップを配置してウェハ
全体で所定の機能を持たせるようにしたウェハ・スケー
ル・インテグレーションデバイスが注目されている。こ
のようなウェハ・スケールインテグレーションデバイス
として、各チップがＤＲＡＭ部と該ＤＲＡＭ部を制御し
且つ隣接するチップとの接続を行う再構成用ロジック部
とを備えた半導体記憶装置（ウェハ・スケール・メモリ
）が研究開発されている。例えば、ウェハ・スケール・
メモリとしては、１枚のウェハ上に数百個のチップを形
成し、これらのチップをアルミ配線（通信経路）で接続
して数百メガビットのメモリ・システム（ＤＲＡＭ）を
構成するものも研究されている。

従来、このようなウェハ・スケール・メモリにおける電
源の供給、すなわち、ウェハ上に形成された複数のチッ
プに対する電源経路およびグランド経路の接続は、アル
ミ配線やボンディングワイヤによって行われている。

ところで、上述したようなウェハ・スケール・メモリに
おいて、電源経路とグランド経路とが短絡している場合
やスタンバイ状態で電源からグランド側に流れる電流が
規格値以上の場合には、ウェハ・スケール・メモリ全体
が使用不能となってしまう。これらの状態は、ウェハ上
に形成された複数のチップの内、幾つかの不良チップに
起因して生じるものである。

〔発明が解決しようとする課題〕

上述したように、従来のウェハ・スケール・インテグレ
ーションデバイスにおいて、ウェハ上に形成された複数
のチップに対する電源経路およびグランド経路の接続は
、画一的に、アルミ配線やボンディングワイヤによって
行われており、たとえ、不良チップが１つだけの場合で
あっても、ウェハ・スケール・インテグレーションデバ
イス全体が使用不能となっていた。すなわち、たとえ、
１つのチップにおいてだけ電源経路とグランド経路とが
短絡している場合であっても、全てのチップに供給され
ている電源は短絡していることになるため、該ウェハ・
スケール・インテグレーションデバイスは廃棄せざるを
得す、歩留りが低下することになっていた。

さらに、幾つかのチップにおいて電源からの電流が漏洩
していると、例えば、デバイスのスタンバイ時における
電流が規格値以上になって、製品として出荷できなかっ
たり、或いは、スタンバイ時における電流が規格値以内
でもデバイスの消費電力が大きくなって、デバイスの品
質および性能の面で問題となることがあった。

本発明は、上述した課題に鑑みてなされたもので、デバ
イスの歩留りを向上させると共に、デバイスの品質およ
び性能を向上させることを目的とする。

〔課題を解決するための手段〕

第１図は本発明に係るウェハ・スケール・インテグレー
ションデバイスの製造方法の原理を示す図である。

本発明によれば、同一ウェハ上に複数のチップを配置し
、該各チップに電源を供給する配線をボンディングワイ
ヤにより形成し、該各チップと隣接するチップ間の通信
経路を配線により形成して該ウェハ全体として所定の機
能を持たせるようにしたウェハ・スケール・インテグレ
ーションデバイスの製造方法であって、前記ウェハ上の
各チップに対してそれぞれ個別に試験を行うチップ試験
段階１０１と、該チップ試験の結果に基づいて不良チッ
プの位置を認識する不良チップ認識段階１０２と、該認
識された不良チップの位置に従って、正常なチップに選
択的に電源を供給するようにワイヤボンディングを行う
電源配線処理段階１０３とを具備することを特徴とする
ウェハ・スケール・インテグレーションデバイスの製造
方法が提供される。

〔作　用〕

本発明のウェハ・スケール・インテグレーションデバイ
スの製造方法によれば、チップ試験段階１０１において
、ウェハ上の各チップに対する個別の試験が行われる。

すなわち、各チップ毎で、電源線の短絡試験および電流
の漏洩試験が行われる。

次に、不良チップ認識段階１０２において、例えば、電
源線が短絡しているチップやスタンバイ状態における電
流の漏洩値が異様に高いチップが不良チップとして認識
される。そして、電源配線処理段階１０３において、認
識された不良チップの位置に従って、正常なチップに選
択的に電源を供給するようにワイヤポンディングが行わ
れる。

これによって、ウェハ・スケール・インテグレーション
デバイスの歩留りを向上させると共に、デバイスの品質
および性能を向上させることができる。

〔実施例〕

以下、図面を参照して本発明に係るウェハ・スケール・
インテグレーションデバイスの一実施例を説明する。

第２図は本発明に係るウェハ・スケール・インテグレー
ションデバイスの一実施例を示す図である。同図に示さ
れるように、ウェハ・スケール・インテグレーションデ
バイスは、例えば、大容量のＤＲＡＭ　（ウェハ・スケ
ール・メモリ）として使用されるもので、１枚のウェハ
２には複数（例えば、数百個）のチップ１（１’）が形
成されている。ここで、参照符号１は、正常なチップを
示し、参照符号１”は、例えば、電源経路とグランド経
路とが短絡している場合やスタンバイ状態で電源からグ
ランド側に流れる電流が異様に大きい値となっている不
良チップを示している。

第２図から明らかなように、正常なチップ１に対しては
、電源電圧Ｖｃｃを供給するための電源配線４１および
グランド電位Ｖｓｓを供給するためのグランド配線４２
がボンディングワイヤで形成されている。ここで、例え
ば、電源経路とグランド経路とが短絡している不良チッ
プ１゛に対しては、ポンディングワイヤ（４１，４２）
が該不良チップ１”を飛び越すようにして接続されない
ようになっている。また、正常なチップ１にだけ電源を
供給するワイヤボンディング処理は、ワイヤを切らずに
順次ボンディングを行うスティッチボンディングにより
行われ、不良チップ１゛を跨ぐようにして該不良チップ
１°へは配線を行わないようにされている。さらに、電
源配線４１およびグランド配線４２は、ウェハ上の縦一
列のチップが同じボンディングワイヤにより接続される
ようになされている。

これら各縦一列毎のボンディングワイヤは、最終的に全
て接続され、それぞれ電源電位Ｖｓｓおよびグランド電
位Ｖｓｓが印加されることになる。

第３図は本発明のウェノいスケール・インテグレーショ
ンデバイスにおける通信経路を示す図である。同図に示
されるように、ウェノいスケール・インテグレーション
デバイスは、例えば、大容量のＤＲＡＭとして、使用さ
れるもので、１枚のウェハ２には複数のチップ１　（１
’）が形成されている。そして、これらのチップは、不
良チップ１゛を回避しく１２） て隣接する正常なチップ１の間を配線（３）してスパイ
ラル状の結線を行い、一つのＤＲＡＭデバイスとして使
用できるようになされている。

第４図は本発明のウェハ・スケール・インテグレーショ
ンデバイスにおけるチップ構成を示す図である。同図に
示されるように、各チップＩは、ＤＲＡＭＲＡＭ部上１
再構成用ロジック部（ＣＯＮＬＯＧ）　１’２を備えて
おり、ＤＲＡＭＲＡＭ部上１成用ロジック部１２とは、
内部配線ＴＬによって接続されている。また、各デツプ
１には、ボンディングワイヤで形成された電源配線４１
およびグランド配線４２を接続するためのパッド５１お
よび５２が設けられている。各チップにおけるＤＲＡＭ
ＲＡＭ部上１再構成用ロジック部１２に対しては、上記
パッド５１および５２およびアルミ配線５３を介して電
源配線４１およびグランド配線４２からの電源電位ＶＳ
Ｓおよびグランド電位Ｖｓｓが印加されるようになって
いる。

本実施例のウェハ・スケール・インテグレーションデバ
イスは、ウェハ２上に形成された全てのチップ１　（１
’）に対してそれぞれ個別に試験を行って不良チップ１
゛を特定し、この不良チップ１（１゛ｘおよび１゛いの
パッド５１ｘ、５２ｘおよび５１ｙ、５２ｙを飛ばして
、正常なチップ１のパッド５Ｌ５２に対してのみワイヤ
をボンディングして電源配線４１およびグランド配線４
２を接続するようになっている。

具体的に、例えば、チップＩ’ｘにおいて、パッド５１
ｘ、５２ｘとＤＲＡＭ部１１ｘとの間のアルミ配線５３
ｘ、および５３ｘ２が短絡（Ｓｘ）　シているような場
合、ボンディングワイヤ（電源配線およびグランド配線
）４１゜４２は、パッド５１ｘ、５２ｘに接続（ボンデ
ィング）されることなく、該電源経路（電源配線４１）
とグランド経路（グランド配線４２）とが短絡している
不良チップ１１Ｘを跨ぐようにして隣接する正常なチッ
プ１のパッド５Ｌ５２に接続される。また、電源経路と
グランド経路とが短絡していなくても、例えば、再構成
用ロジック部１２において、スタンバイ状態で電源から
グランド側に流れる電流が異様に大きい値となっている
チップ１“ｙは、不良チップとして該チップ１’ｙに形
成されたパッド５１ｙ、５２ｙに対してボンディングワ
イヤ４Ｌ４２が接続されないようになっている。

このように、本実施例のウェハ・スケール・インテグレ
ーションデバイスは、正常なチップ１に対してのみ電源
配線４１およびグランド配線４２をボンディングワイヤ
で接続し、電源経路とグランド経路とが短絡している不
良チップＩ’ｘやスタンバイ状態で電源からグランド側
に流れる電流が異様に大きい不良チップ１’ｙ等に対し
ては、ボンディングワイヤ（４Ｌ４２）が接続されない
ようになっている。

これによって、ウェハ上に形成された複数のチップ内に
電源経路とグランド経路とが短絡しているような不良チ
ップ１１×が存在していたとしても、該不良チップ１゛
にだけが使用できないだけで、従来のようにウェハ・ス
ケール・メモリ全体を廃棄する必要がなく、歩留りを向
上させることが可能となる。さらに、ウェハ上に形成さ
れた複数のチップ内にスタンバイ状態で電源からグラン
ド側に流れる電流が異様に大きいチップ１゛ｙが存在す
る場合にも、そのチップ１゛ｙが使用できないだけで、
デバイスのスタンバイ時における電流を低下させ（デバ
イスの消費電力を低下させ）で、デバイスの品質および
性能を向上させることができる。

ここで、ウェハ・スケール・インテグレーションデバイ
ス（ＤＲＡＭデバイス）における欠陥（ＣＯＮＬＯＧの
欠陥）回避技術を簡単に説明すると、ウェハプロセス後
に各チップ１の試験を行い、その試験結果に基づいてウ
ェハプロセスで発生した欠陥を避けながらソフト的にメ
モリ部の入出力経路を形成する。すなわち、まず、入力
端となる第１チツプｌａを定め、外部コントローラがそ
の第１チツプ１ａの再構成用ロジック部１２ａに対して
ＣＭＮＤ信号を供給し、入出力経路（３ａ）を選択させ
る。次に、第１チツプ１ａを介して第２のチップ１ｂの
再構成用ロジック部１２ｂにもＣＭＮＤ信号を供給して
入出力経路（３ｂ）を選択させる。このとき、隣接した
４つのチップの内、欠陥のない正常な動作が可能な再構
成用ロジック部との間で信号経路を結ぶことになる。さ
らに、第１チツプ１ａおよび第２のチップ１ｂを介して
、次のチップの再構成用ロジッり部に信号を送り、同様
な結線処理を行って、第３図に示すようなスパイラル状
の結線が行われることになる。

第５図は本発明のウェハ・スケール・インテグレーショ
ンデバイスの他の実施例の要部を示す図である。同図に
示されるように、各チップ１（１’）には、電源を供給
するためのワイヤ接続用パッド５１ａ、５２ａと、該チ
ップ１（１°）に形成された回路から絶縁されたダミー
パッド５１ｂ、５２ｂが設けられている。そして、正常
なチップ１においては、ワイヤ接続用パッド５１ａ、５
２ａに対してワイヤボンディングを行い、電源配線４１
およびグランド配線４２を接続するようになっている。

また、不良チップＩ′においては、該チップに形成され
た回路から絶縁されたダミーパッド５１ｂ、５２ｂに対
してワイヤボンディングが行われるようになっている。

これによって、不良チップｌ゛を跨いで、正常なチップ
１だけに対して電源配線４１およびグランド配線４２を
接続する場合に生じるかも知れない配線４Ｌ４２の垂れ
下がり等を防くようになっている。

すなわち、ダミーパッド５１ｂ、５２ｂはワイヤの中継
用としてだけ機能するもので、例えば、同一配線を行う
方向に不良チップ１゛が複数個並んだ場合においても、
正常なチップ１のワイヤ接続用パッド５１ａ、５２ａお
よび不良チップ１゛のダミーパッド５１ｂ。

５２ｂを順次ボンディング（スティッチボンディング）
することによって、常に、略一定の間隔で配線４Ｌ４２
を固定することができ、配線４Ｌ４２が弛んでショート
したり、ワイヤが切断したりするのを防ぐことができる
。ここで、ワイヤ接続用パッド５１ａ、５２ａおよびダ
ミーパッド５１．ｂ、５２ｂの配置は、第５図に示した
位置に限定されないのはいうまでもない。

以上の説明では、本発明のウェハ・スケール・インテグ
レーションデバイスの製造方法をウェハ・スケール・メ
モリに基づいて説明したが、本発明の適用はウェハ・ス
ケール・メモリに限定されるものではない。

〔発明の効果〕

以上、詳述したように、本発明のウェハ・スケール・イ
ンテグレーションデバイスおよびその製造方法は、チッ
プ毎の試験で得られた結果に従って、正常なチップに選
択的に電源を供給するようにワイヤボンディングを行う
ことによって、デバイスの歩留りを向上させると共に、
デバイスの品質および性能を向上させることができる。

【図面の簡単な説明】

第１図は本発明に係るウェハ・スケール・インテグレー
ションデバイスの製造方法の原理を示す図、 第２図は本発明に係るウェハ・スケール・インテグレー
ションデバイスの一実施例を示す図、第３図は本発明の
ウェハ・スケール・インテグレーションデバイスにおけ
る通信経路を示す図、第４図は本発明のウェハ・スケー
ル・インテグレーションデバイスにおけるチップ構成を
示す図、第５図は本発明のウェハ・スケール・インテグ
レーションデバイスの他の実施例の要部を示す図である
。 （符号の説明） １・・・正常なチップ、 １°・・・不良チップ、 １１・・・再構成用ロジック部（ＣＯＮＬＯＧ）、１２
・・・ＤＲＡＭ部、 ２・・・ウェハ、 ３・・・チップ間の配線、 ４１・・・電源配線（ボンディングワイヤ）、４２・・
・グランド配線（ボンディングワイヤ）、５Ｌ５２，５
１ａ、５２ａ・・・パッド（ワイヤ接続用パッド）５１
ｂ、　５２ｂ・・・ダミーパッド、１０１・・・チップ
試験段階、 １０２・・・不良チップ認識段階、 １０３・・・電源配線処理段階。

Claims (1)

1. 【特許請求の範囲】 １、同一ウェハ上に複数のチップを配置し、該各チップ
   に電源を供給する配線をボンディングワイヤにより形成
   し、該各チップと隣接するチップ間の通信経路を配線に
   より形成して該ウェハ全体として所定の機能を持たせる
   ようにしたウェハ・スケール・インテグレーションデバ
   イスの製造方法であって、 前記ウェハ上の各チップに対してそれぞれ個別に試験を
   行うチップ試験段階（１０１）と、該チップ試験の結果
   に基づいて不良チップの位置を認識する不良チップ認識
   段階（１０２）と、該認識された不良チップの位置に従
   って、正常なチップに選択的に電源を供給するようにワ
   イヤボンディングを行う電源配線処理段階（１０３）と
   を具備することを特徴とするウェハ・スケール・インテ
   グレーションデバイスの製造方法。 ２、前記電源を供給するためのワイヤボンディング処理
   は、スティッチボンディングにより行われ、前記不良チ
   ップを跨ぐようにして該不良チップを飛び越すようにス
   ティッチボンディングを行う請求項１記載のウェハ・ス
   ケール・インテグレーションデバイスの製造方法。 ３、前記電源を供給するためのワイヤボンディング処理
   は、前記ウェハ上に形成された縦一列のチップ毎に分割
   して行われるウェハ・スケール・インテグレーションデ
   バイスの製造方法。 ４、前記チップ試験段階では、前記各チップにおける電
   源配線の短絡およびスタンバイ状態での電流の漏洩値が
   試験されるようになっている請求項１記載のウェハ・ス
   ケール・インテグレーションデバイスの製造方法。 ５、前記電源配線処理段階において、前記不良チップの
   位置では、電気的に他の回路から絶縁されたダミーパッ
   ドに対してワイヤボンディングを行う請求項１記載のウ
   ェハ・スケール・インテグレーションデバイスの製造方
   法。 ６、同一ウェハ上に複数のチップを配置し、該各チップ
   に電源を供給する配線をボンディングワイヤにより形成
   し、該各チップと隣接するチップ間の通信経路を配線に
   より形成して該ウェハ全体として所定の機能を持たせる
   ようにしたウェハ・スケール・インテグレーションデバ
   イスであって、前記各チップに電源を供給するボンディ
   ングワイヤは、正常なチップに選択的に電源電圧が供給
   されるように接続されていることを特徴とするウェハ・
   スケール・インテグレーションデバイス。 ７、前記複数のチップは、それぞれ電源を供給するため
   のワイヤ接続用パッドと、前記チップに形成された回路
   から絶縁されたダミーパッドとを有し、前記不良チップ
   においては該ダミーパッドに対してワイヤボンディング
   がなされる請求項６記載のウェハ・スケール・インテグ
   レーションデバイス。 ８、前記各チップは、ＤＲＡＭ部および該ＤＲＡＭ部を
   制御すると共に隣接するチップとの通信を行う再構成用
   ロジック部を具備し、ウェハ・スケール・メモリを構成
   するようになっている請求項６記載のウェハ・スケール
   ・インテグレーションデバイス。