JPH04282732A - プログラムディバグ装置の制御方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプログラムのディバグ装
置に関し、特に実時間でプログラムを実行させながらデ
ィバグする装置に関する。

【０００２】

【従来の技術】従来、この種のディバグ装置では実時間
動作つまり実際にできあがったプログラムを実行させる
周波数でディバグ中のプログラムを実行させながらディ
バグ作業を進めており、あらかじめ設定した条件（例え
ば特定のメモリの内容が指定した値になった場合等）で
命令を中断する機能を使用してプログラムのディバグを
行っている。このディバグ装置は実時間動作を行ってい
るので条件の判定は高速で行う必要がありハードウェア
の条件判定回路を有している。

【０００３】ディバグ装置を使って従来方法を説明する
。図４に示したディバグ装置は、プログラム記憶回路１
０、実行制御回路５０、ＣＰＵ３０、ＣＰＵ状態検出回
路４０、条件記憶回路６１，６２、一致検出回路７１，
７２、装置制御回路２０、装置制御プログラム２５、入
出力回路８０から成る。この他プログラムのロード回路
等が必要であるが本説明には直接関係しないので省略し
ている。

【０００４】プログラム記憶回路１０内のプログラムは
実行制御回路５０を介してＣＰＵ３０へ入力され実行さ
れる。ＣＰＵ３０の状態はＣＰＵ状態検出回路４０で全
てとらえられている。条件記憶回路６１，６２に設定さ
れた条件はそれぞれに対応するＣＰＵ状態と一致検出回
路７１，７２で比較され一致すると実行制御回路５０は
プログラムをＣＰＵ３０へ与えるのをストップし命令の
実行を中断する。（以後ブレークと言う。）ここで条件
記憶回路６１，６２に対するＣＰＵ状態検出回路４０の
内容は固定されている。また、ユーザからのコントロー
ル入力の受け付けや装置の状態表示の為に入出力回路８
０が使われ、装置全体の制御は装置制御プログラム２５
により装置制御回路２０で行う。ここで従来例の制御を
図４で説明する。ユーザはあらかじめブレーク条件を条
件記憶回路７１，７２に設定する。これは入出力回路８
０からの入力を装置制御回路２０と装置制御プログラム
２５で行う。次に同様にユーザからの実行要求に従いプ
ログラムの実行を開始する。ここで装置制御回路２０は
一致検出回路７１，７２の出力でブレークが起こった場
合に入出力回路８０にブレーク表示を行いブレーク状態
を保持する。

【０００５】

【発明が解決しようとする課題】従来のディバグ装置で
は、ハードウェアで内蔵している条件以外では実行の中
断（以後ブレークと言う）ができないし、各条件の組み
合わせを条件としてブレークさせるにはその為のハード
ウェアを必要としまたそのハードウェアにより条件の組
合せができる内容が決まってしまう。

【０００６】例えばディバグ装置がメモリに関して１つ
の条件記憶回路しか有していないとすると条件としてメ
モリの０５Ｈ番地に１５Ｈが書き込まれた時にブレーク
させることはできるが、メモリの０５Ｈ番地に１５Ｈ，
０６Ｈ番地に２ＡＨが書かれたらブレークするというよ
うなことはできない。これはつまり８ビットデータの条
件判定回路では１６ビットのデータが判定できないこと
であり、あるいは８ビットデータ２ケ所のＡＮＤ条件が
判定できないことである。

【０００７】

【課題を解決するための手段】本発明のプログラムディ
バグ装置はプログラムを記憶するメモリと、前記メモリ
内のプログラムを実行するＣＰＵと、前記ＣＰＵが前記
メモリ内の命令を取得すること（フェッチ動作）を制御
しＣＰＵの実行を制御する手段と、前記ＣＰＵの前記メ
モリ内の命令の実行を一時中断させる複数の条件を記憶
する条件記憶手段と、前記ＣＰＵの内部状態及び前記Ｃ
ＰＵの動作を前記条件と比較する手段を有しこの比較結
果が一致した時に前記メモリ内のプログラムの実行を中
断する機能と、前記手段全体を制御する手段を有するプ
ログラムディバグ装置に於いて、比較手段で一度条件の
一致が検出されて前記プログラムの実行が中断したとき
に前記全体を制御する手段の制御により再度前記プログ
ラムの実行を続行するかどうかを選択することを特徴と
する。

【０００８】

【実施例】本発明の実施例について説明する。

【０００９】図１が本発明のプログラムディバグ装置の
ブレーク制御方法を示すフローチャートである。同方法
を実行するブロックは図３と同一である。ユーザはブレ
ークさせたい条件を設定するがこの例では２つの条件を
満たした時にブレークするように設定したとする。一つ
めはハードウェアの条件として設定し他の条件はソフト
制御の条件として設定する。ここでユーザが実行要求を
出すと図１のフローチャートに従ってディバグ装置のＣ
ＰＵは命令の実行を開始し第一の条件が満された時にデ
ィバグ装置の内部では命令の実行は一時ブレークされる
がすぐに他の条件が制御プログラムで比較されこれが満
たされてなければ実行が再開される。以後同様に第一の
条件が再び判定されることになる。

【００１０】他の条件が満たされた場合はブレーク表示
を行いユーザに知らせると供にその状態を保持する。こ
の時点では２つの条件が同時に満たされており、ユーザ
からは両方の条件が満たされた時にはじめてブレークし
たように見える。実際には何回かブレークしている場合
もあるのでその場合の実時間動作は保証されないが、ユ
ーザにとっては１回の操作で複雑な条件を設定してブレ
ークさせることができる。

【００１１】図２は本発明の第二の実施例を説明するフ
ローチャートである。本例では複数の条件が決まった順
につぎつぎに起こった時にはじめてブレークをかけたい
場合に行う制御の例である。

【００１２】まず第一の条件でブレークした時に制御プ
ログラムは第二の条件をハードウェアの条件判定回路に
設定し実行する。次にブレークした時に第三の条件を同
様に設定して実行する。以後あらかじめユーザの指定し
た条件が全て満たされた時にブレークの表示をしユーザ
に条件が成立し装置がブレーク状態にあることを知らせ
る。

【００１３】

【発明の効果】本発明によれば限られたハードウェアの
ブレーク条件判定回路を使用して複雑なブレーク判定を
実現することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を説明する為のフローチャー
トである。

【図２】本発明の第二の実施例を説明する為のフローチ
ャートである。

【図３】プログラムディバグ装置のブロック図である。

【図４】従来の制御を示すフローチャートである。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　プログラムを記憶するメモリと、前記
   メモリ内のプログラムを実行するＣＰＵと、前記ＣＰＵ
   が前記メモリ内の命令を取得すること（フェッチ動作）
   を制御しＣＰＵの実行を制御する手段と、前記ＣＰＵの
   前記メモリ内の命令の実行を一時中断させる複数の条件
   を記憶する条件記憶手段と、前記ＣＰＵの内部状態及び
   前記ＣＰＵの動作を前記条件と比較する手段を有しこの
   比較結果が一致した時に前記メモリ内のプログラムの実
   行を中断する手段と、手段全体を制御する手段とを有す
   るプログラムディバグ装置に於いて、前記比較手段で一
   度条件の一致が検出されて前記プログラムの実行が中断
   したときに前記全体を制御する手段の制御により再度前
   記プログラムの実行を続行するかどうかを選択すること
   を特徴とするプログラムディバグ装置の制御方法。