JPH04284727A

JPH04284727A - 信号処理装置

Info

Publication number: JPH04284727A
Application number: JP9149523A
Authority: JP
Inventors: Masayuki Yoneyama; 匡幸米山; Masaaki Kobayashi; 正明小林; Akihiro Takeuchi; 明弘竹内; Atsuo Ochi; 厚雄越智; Yasuo Hamamoto; 康男濱本
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1991-03-14
Filing date: 1991-03-14
Publication date: 1992-10-09
Anticipated expiration: 2010-10-09
Also published as: JPH0793590B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、映像信号あるいは音声
信号など入力された信号の周波数特性を処理する信号処
理装置に関するものである。

【０００２】

【従来の技術】映像信号を記録再生するビデオテープレ
コーダなどにおいては、周波数変復調系ではＦＭ伝送路
のノイズをホワイトノイズとすると、復調された信号に
加わるノイズは周波数の増加に伴ってノイズレベルも増
加する、いわゆる三角ノイズ特性を示す。これを軽減す
るために周波数変調する前に入力された信号の中・高域
のレベルを増大させ（いわゆるエンファシスをかけて周
波数偏移幅を増大させる）、周波数復調後に中・高域の
レベルを低下させる（いわゆるディエンファシス）信号
処理を行っている。しかし、ＦＭ伝送路の帯域について
は電磁変換系などにより帯域制限を受けるためエンファ
シス量による周波数偏移幅の増大に限度があり、それに
より再生された信号のＳＮ比が制限されるという問題が
あった。なお、この問題はビデオテープレコーダのみな
らず衛星放送などのように映像信号を周波数変調して伝
送する系すべてにおいて生じる問題である。

【０００３】図４は従来例のエンファシス回路である。図４において入力端５０に加えられた映像信号はエンフ
ァシス処理されて出力端５４に出力される。図４におけ
る従来のエンファシス回路はコンデンサ５１（容量値Ｃ
）、抵抗５２（抵抗値Ｒｂ）、抵抗５３（抵抗値Ｒａ）
で構成されている。このような回路に（図５（ａ））に
示すような信号が入力された場合、出力端５３には（図
５（ｂ））に示すような信号が得られる。ビデオテープ
レコーダの場合、（図５（ｂ））に示すような信号を周
波数変調して磁気テープに記録するのであるが、ＦＭ伝
送路である電磁変換系の周波数帯域に限度があるため（
図５（ｂ））の破線Ｓ１，Ｓ２に示すようなレベルでク
リップして周波数変調する。このため周波数復調した信
号は波形歪を生じるという課題があり、クリップされな
いようにエンファシス量（Ｒａ＋Ｒｂ）／Ｒａを１／２
とするとエンファシスの効果が１／２となり、その分再
生信号のＳＮ比が低下するという課題があった。

【０００４】

【発明が解決しようとする課題】これらの問題は、信号
の伝送において周波数変調を含むすべての系にて顕著な
問題である。すなわち周波数変調におけるＳＮ改善のた
めのエンファシス量を増加させるとクリップにより波形
再現性が劣化し、波形再現性を良好とするためにエンフ
ァシス量を減少させるとＳＮ改善量も低下するという困
難があった。

【０００５】本発明は上記の欠点を解消し、充分なエン
ファシス量を使用して、なおかつ、良好な波形再現性を
得る信号処理装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に、本発明の信号処理装置は伝達特性がＧである第１の
伝送回路を経た信号が３系列に分かれ、第１の記憶手段
と、第２の記憶手段と、第３の記憶手段とに入力され、
前記第１の記憶手段に入力された信号は前記第１の伝送
回路のインパルス応答持続期間αの少なくとも２倍以上
の期間に渡って記憶された後、記憶された時系列と逆の
時系列で読みだされて前記第１の伝送回路と同一の伝達
特性Ｇを有する第２の伝送回路を経て第４の記憶手段に
入力され、少なくともα期間以上に渡って記憶された後
、記憶された時系列と逆の時系列で読みだされてスイッ
チに入力され、前記第１の記憶手段よりα時刻遅れて動
作する前記第２の記憶手段に入力された信号は、αの少
なくとも２倍以上の期間に渡って記憶された後、記憶さ
れた時系列と逆の時系列で読みだされて前記第１の伝送
回路と同一の伝達特性Ｇを有する第３の伝送回路を経て
第５の記憶手段に入力され、少なくともα期間以上に渡
って記憶された後、記憶された時系列と逆の時系列で読
みだされて前記スイッチに入力され、前記第２の記憶手
段よりさらにα時刻遅れて動作する前記第３の記憶手段
に入力された信号は、αの少なくとも２倍以上の期間に
渡って記憶された後、記憶された時系列と逆の時系列で
読みだされて前記第１の伝送回路と同一の伝達特性Ｇを
有する第４の伝送回路を経て第６の記憶手段に入力され
、少なくともα期間以上に渡って記憶された後、記憶さ
れた時系列と逆の時系列で読みだされて前記スイッチに
入力され、前記スイッチは３系列の信号をα時刻毎に切
り替えながら１系列の信号として出力端に出力するよう
に構成されている。

【０００７】

【作用】本発明の、上記した構成を取ることにより、従
来の問題点を解決し、同一のＦＭ伝送路で有れば従来と
同一の周波数偏移幅でもって従来以上のエンファシス量
を使用可能にする。あるいは、従来と同一のエンファシ
ス量でもって波形のピークが従来より大幅に低くなる信
号処理装置を実現できる。さらにはプリシュートとオー
バーシュートを持った任意の伝達特性を有する信号処理
装置を提供できる。また、伝送回路の有する位相特性を
補償し、処理後の信号の位相変化を零とすることを実時
間で行うことができる。

【０００８】

【実施例】以下、本発明の信号処理装置の一実施例を図
面を参照しながら説明する。図１は、本発明の信号処理
装置の一例を示すブロック図である。また（図３）は図
１の信号処理装置の各部の信号波形を示す波形図である
。図１において入力端２０に入力された信号は、伝達特
性がＧである第１の伝送回路１に入力される。入力端２
０には例えば（図３（ａ））に示すような信号が入力さ
れる。第１の伝送回路１の出力信号は（図３（ｂ））に
示すように第１の伝送回路がエンファシス回路で有れば
オーバーシュートを有する波形となる。第１の伝送回路
１を経た信号は３系列に分かれ、第１の記憶手段２と、
第２の記憶手段３と、第３の記憶手段４とに入力される
。前記第１の記憶手段２に入力された信号は前記第１の
伝送回路１のインパルス応答持続期間αの少なくとも２
倍以上の期間に渡って記憶される。（図３）においては
（図３（ｂ））のＡで示した３α期間に渡って記憶され
た後、記憶された時系列と逆の時系列で読み出される。（図２）は本発明に使用する記憶手段の一例を示したブ
ロック図である。（図２）において入力端３０に入力さ
れた信号は記憶手段３１に記憶される。例えば第１の記
憶手段２では記憶手段３１の記憶容量は２α以上、（図
３）の信号例においては３αの容量である。記憶手段３
１に記憶された信号は記憶時のアドレス順と逆のアドレ
ス順を発生するアドレッサ３３によって読み出されて出
力端３２に出力する。このようにして時間軸逆転を実現
することにより前記第１の記憶手段２の出力信号は（図
３（ｃ））に示すような波形となる。次に、前記第１の
伝送回路１と同一の伝達特性Ｇを有する第２の伝送回路
５を経て第４の記憶手段に入力される。前記第２の伝送
回路５の出力信号は（図３（ｆ））のような波形となる
。第４の記憶手段７に入力される信号は、少なくともα
期間以上に渡って記憶される。（図３（ｆ）においてＤ
およびＥ期間を除くＪ期間に渡って記憶された後、記憶
された時系列と逆の時系列で読みだされてスイッチ１１
に入力される。Ｊ期間は（図３）においては２α期間と
なっている。前記第４の記憶手段の出力信号は（図３（
ｉ））のようになる。

【０００９】同様にして前記第１の記憶手段１よりα時
刻遅れて動作する前記第２の記憶手段３に入力された信
号は、αの少なくとも２倍以上の期間に渡って記憶され
た後、記憶された時系列と逆の時系列で読みだされる。前記第２の記憶手段３の出力信号は図３（ｄ）のように
なる。前記第２の記憶手段３の出力信号は、前記第１の
伝送回路１と同一の伝達特性Ｇを有する第３の伝送回路
６を経て第５の記憶手段９に入力される。前記第３の伝
送回路６の出力信号は（図３（ｇ））のようになる。前
記第５の記憶手段９にて少なくともα期間以上に渡って
記憶された後、記憶された時系列と逆の時系列で読みだ
される。（図３（ｇ））においてＦおよびＧ期間を除く
Ｋ期間に渡って記憶された後、記憶された時系列と逆の
時系列で読みだされてスイッチ１１に入力される。Ｋ期
間は（図３）において２α期間となっている。前記第５
の記憶手段９の出力信号は（図３（ｊ））のようになる
。

【００１０】同様にして前記第２の記憶手段３よりさら
にα時刻遅れて動作する前記第３の記憶手段４に入力さ
れた信号は、αの少なくとも２倍以上の期間に渡って記
憶された後、記憶された時系列と逆の時系列で読みださ
れる。前記第３の記憶手段４の出力信号は（図３（ｅ）
）のようになる。前記第２の記憶手段３の出力信号は、
前記第１の伝送回路１と同一の伝達特性Ｇを有する第４
の伝送回路７を経て第６の記憶手段１０に入力される。前記第４の伝送回路７の出力信号は（図３（ｈ））のよ
うになる。次に前記第６の記憶手段１０にて少なくとも
α期間以上に渡って記憶された後、記憶された時系列と
逆の時系列で読みだされる。（図３（ｈ））においてＨ
およびＩ期間を除くＬ期間に渡って記憶された後、記憶
された時系列と逆の時系列で読みだされてスイッチ１１
に入力される。Ｌ期間は（図３）において２α期間とな
っている。前記第６の記憶手段１０の出力信号は（図３
（ｋ１））のようになる。

【００１１】前記スイッチ１１は３系列の信号をα時刻
毎に切り替えながら１系列の信号として出力端２１に出
力する。出力端２１に現れる出力信号は（図３（ｌ））
のようになり、（図３（ａ））に対してプリシュートと
オーバーシュートを有するエンファシス波形が得られて
いる。（図３（ｌ））においてクリップレベルＳ１，Ｓ
２のいずれにも掛からないためＦＭ復調後の再生波形の
歪は全く発生しない。

【００１２】また、第１、第２、第３、第４、第５、第
６の記憶手段はアナログメモリとしても良いが、より望
ましくは入力端２０以前にＡＤ変換器を有し、第１、第
２、第３、第４、第５、第６の記憶手段としてディジタ
ルメモリを使用すると良い。また、第１、第２、第３、
第４の伝送回路としてディジタルフィルタを使用すると
良い。この場合、エンファシス・ディエンファシス後の
周波数特性を完全に平坦にするためには双一次変換によ
るディジタルフィルタ設計を用いると良い。また、（図
１）の説明ではエンファシス回路として説明したが一般
にプリシュートとオーバーシュートを与える目的の回路
に用いても差し支えない。また、図１においては第４、
第５、第６の記憶手段によって信号の時間軸を逆時系列
から正時系列に戻しているが、回路規模削減のために省
略し逆時系列のままで記録し再生時に正時系列に戻して
も良い。

【００１３】また、（図７）に示すように（図１）のス
イッチ１１を取り除き、替わりに加算器２２を設置して
も良い。この場合、（図３（ｆ）、（ｇ）、（ｈ））に
おいて切り捨てた信号期間Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉを保
存した状態で、各部伝送回路によって発生したインパル
ス応答を重ね合わせる。この結果、（図１）に示すブロ
ック図を使用した場合の出力波形と同様の処理波形が得
られる。

【００１４】更に回路削減のために（図６）の構成とし
ても良い。更には、（図６）に示すように（図１）にお
ける第１の伝送回路１を除去しても良い。すなわち、入
力端６０に入力された信号をすぐに３系列に分けて第１
のスイッチ６１、第２のスイッチ６２、第３のスイッチ
６３に入力する。第１のスイッチ６１を経た信号は伝達
特性Ｇの第１の伝送回路６４を経て一度、第１の記憶手
段６７に記憶する次に記憶した時系列と逆の時系列で読
み出し、第１のスイッチ６１を再び介して第１の伝送回
路６４に逆時系列で入力する。この結果、区切られた信
号に対して正時間軸と逆時間軸とで信号を処理するため
、位相直線信号処理が達成される。同様にして第２のス
イッチ６２に入力された信号は第１の伝送回路６４と同
一の伝達特性Ｇを有する第２の伝送回路６５を経て一度
、第２の記憶手段６８に記憶する。次に記憶した時系列
と逆の時系列で読み出し、第２のスイッチ６２を再び介
して第２の伝送回路６５に逆時系列で入力する。第３の
スイッチ６３に入力された信号は第１の伝送回路６４と
同一の伝達特性Ｇを有する第３の伝送回路６６を経て一
度、第３の記憶手段６９に記憶する。次に記憶した時系
列と逆の時系列で読み出し、第３のスイッチ６３を再び
介して第３の伝送回路６６に逆時系列で入力する。第２
のスイッチ６２、第２の記憶手段６８は第１のスイッチ
６１、第１の記憶手段６７より、第１の伝送回路６４の
インパルス応答持続期間αだけそれぞれ遅れて動作し、
第３のスイッチ６３、第３の記憶手段６９は第２のスイ
ッチ６２、第２の記憶手段６８より、第１の伝送回路６
４のインパルス応答持続期間αだけそれぞれ遅れて動作
する。第４のスイッチ７０は３系列区分信号を１系列の
連続信号に変換して出力端７１に出力する。このように
すると（図１）に示した実施例より（図１）の第１の伝
送回路１の分、回路規模が削減される。

【００１５】同様にして、（図８）に示すように（図６
）のスイッチ７０を取り除き、替わりに加算器７２を設
置しても良い。この場合も、（図３（ｆ）、（ｇ）、（
ｈ）において切り捨てた信号期間Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，
Ｉを保存した状態で、各部伝送回路によって発生したイ
ンパルス応答を重ね合わせる。この結果、（図６）に示
すブロック図を使用した場合の出力波形と同様の処理波
形が得られる。

【００１６】また、本発明においては時間軸逆転を使用
した信号処理を３系列並列に使用する場合について説明
したが、２系列の信号処理をしても同様の効果がある。

【００１７】

【発明の効果】以上のように本発明の信号処理装置によ
れば、一度、正の時系列で伝送回路に信号を通し、次に
逆の時系列で同じ伝達特性を有する伝送回路に通して出
力することにより、伝送回路の持つ位相特性を零位相と
する効果を持ち、映像信号においては特に有用である。

【００１８】また、連続信号を区切って処理する際に、
伝送回路のインパルス応答の持続期間αの少なくとも２
倍以上の期間に渡って処理するため、信号の不連続部分
に発生する不要な波形変化を避けることができる。

【００１９】また、以上の処理を３系列に分けて実施す
ることにより、連続信号を区分信号に分割して処理した
後、再び連続信号として出力するという作業を実時間で
実行できる。

【００２０】また、上述したように本発明の信号処理装
置を周波数変復調系のエンファシス回路として用いた場
合には、波形にプリシュートとオーバーシュートをもた
せることにより、従来と同一のエンファシス量を有し、
かつ波形のピーク値が従来より低くなるエンファシス回
路が実現でき、エンファシス量を低下させることなく、
周波数偏移幅を従来より大幅に低下させる効果がある。あるいは、従来より以上のエンファシスを加えることが
でき、再生された信号の波形再現性を向上することがで
きる。

【図面の簡単な説明】

【図１】本発明の信号処理装置を示すブロック図

【図２
】本発明の信号処理装置に使用する記憶手段を示すブロ
ック図

【図３】本発明の信号処理装置の各部の信号波形を示す
波形図

【図４】従来の信号処理装置を示す回路図

【図５】従来
の信号処理装置による処理波形を示す波形図

【図６】本発明の信号処理装置の別の実施例を示すブロ
ック図

【図７】本発明の信号処理装置の更に別の実施例を示す
ブロック図

【図８】本発明の信号処理装置の更に別の実施例を示す
ブロック図

【符号の説明】

１　　第１の伝送回路２　　第１の記憶手段３　　第２の記憶手段４　　第３の記憶手段５　　第２の伝送回路６　　第３の伝送回路７　　第４の伝送回路８　　第４の記憶手段９　　第５の記憶手段１０　　第６の記憶手段１１　　スイッチ１２　　入力端１３　　出力端

Claims

【特許請求の範囲】

【請求項１】　　伝達特性がＧである第１の伝送回路を
経た信号は３系列に分かれ、第１の記憶手段と、第２の
記憶手段と、第３の記憶手段とに入力され、前記第１の
記憶手段に入力された信号は前記第１の伝送回路のイン
パルス応答持続期間αの少なくとも２倍以上の期間に渡
って記憶された後、記憶された時系列と逆の時系列で読
みだされて前記第１の伝送回路と同一の伝達特性Ｇを有
する第２の伝送回路を経て第４の記憶手段に入力され、
少なくともα期間以上に渡って記憶された後、記憶され
た時系列と逆の時系列で読みだされてスイッチに入力さ
れ、前記第１の記憶手段よりα時刻遅れて動作する前記
第２の記憶手段に入力された信号は、αの少なくとも２
倍以上の期間に渡って記憶された後、記憶された時系列
と逆の時系列で読みだされて前記第１の伝送回路と同一
の伝達特性Ｇを有する第３の伝送回路を経て第５の記憶
手段に入力され、少なくともα期間以上に渡って記憶さ
れた後、記憶された時系列と逆の時系列で読みだされて
前記スイッチに入力され、前記第２の記憶手段よりさら
にα時刻遅れて動作する前記第３の記憶手段に入力され
た信号は、αの少なくとも２倍以上の期間に渡って記憶
された後、記憶された時系列と逆の時系列で読みだされ
て前記第１の伝送回路と同一の伝達特性Ｇを有する第４
の伝送回路を経て第６の記憶手段に入力され、少なくと
もα期間以上に渡って記憶された後、記憶された時系列
と逆の時系列で読みだされて前記スイッチに入力され、
前記スイッチは３系列の信号をα時刻毎に切り替えなが
ら１系列の信号として出力端に出力するようにしたこと
を特徴とする信号処理装置。
【請求項２】　　スイッチの部分に加算器を使用し、３
系列の信号を加算しながら１系列の信号として出力する
ことを特徴とする請求項１記載の信号処理装置。
【請求項３】　　入力端に入力された信号が３系列に分
かれて第１のスイッチ、第２のスイッチ、第３のスイッ
チに入力され、第１のスイッチを経た信号は伝達特性Ｇ
の第１の伝送回路を経て一度、第１の記憶手段に記憶さ
れ、次に記憶した時系列と逆の時系列で読み出し、第１
のスイッチを再び介して第１の伝送回路に逆時系列で入
力されることにより、区切られた信号に対して正時間軸
と逆時間軸とで信号処理を施し、同様にして第２のスイ
ッチに入力された信号は第１の伝送回路と同一の伝達特
性Ｇを有する第２の伝送回路を経て一度、第２の記憶手
段に記憶され、次に記憶した時系列と逆の時系列で読み
出し、第２のスイッチを再び介して第２の伝送回路に逆
時系列で入力され、第３のスイッチに入力された信号は
第１の伝送回路と同一の伝達特性Ｇを有する第３の伝送
回路を経て一度、第３の記憶手段に記憶され、次に記憶
した時系列と逆の時系列で読み出し、第３のスイッチを
再び介して第３の伝送回路に逆時系列で入力され、第２
のスイッチ、第２の記憶手段は第１のスイッチ、第１の
記憶手段より、第１の伝送回路のインパルス応答持続期
間αだけそれぞれ遅れて動作し、第３のスイッチ、第３
の記憶手段は第２のスイッチ、第２の記憶手段より、第
１の伝送回路のインパルス応答持続期間αだけそれぞれ
遅れて動作し、第４のスイッチは３系列区分信号をα時
刻毎に切り替えながら１系列の連続信号に変換して出力
端に出力するようにしたことを特徴とする信号処理装置
。
【請求項４】　　スイッチの部分に加算器を使用し、３
系列の信号を加算しながら１系列の信号として出力する
ことを特徴とする請求項３記載の信号処理装置。