JPH0428184B2

JPH0428184B2 -

Info

Publication number: JPH0428184B2
Application number: JP9226984A
Authority: JP
Inventors: Masayuki Yoneyama; Masaaki Kobayashi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1984-05-08
Filing date: 1984-05-08
Publication date: 1992-05-13
Also published as: JPS60235533A

Description

【発明の詳細な説明】産業上の利用分野本発明は、映像信号など、入力された信号の周
波数特性を処理する信号処理装置に関するもので
ある。

従来例の構成とその問題点映像信号を記録・再生するビデオネープレコー
ダ（以下、VTRと略称する）などにおいては、
周波数変復調系では、FM伝送路のノイズをホワ
イトノイズとすると、復調された信号に加わるノ
イズは周波数の増加に伴つてノイズレベルも増加
する、いわゆる三角ノイズ特性を示す。これを軽
減するため、周波数変調する前に、入力された信
号の中・高域のレベルを増大させ（いわゆるエン
フアシスをかけて周波数偏移幅を増大させる）、
周波数復調後に、中・高域のレベルを低下させる
（いわゆるデイエンフアシス）信号処理を行つて
いる。しかし、FM伝送路の帯域については、電
磁変換系などにより帯域制限を受けるため、エン
フアシス量による周波数偏移幅の増大に限度があ
り、それにより、再生された信号のSN比が制限
されるという問題があつた。なお、この問題は
VTRのみならず、衛星放送などのように、映像
信号を周波数変調して伝送する系すべてにおいて
生じる問題点である。

第１図はVHS方式VTRなどに用いられている
従来のエンフアシス回路の結像図である。第１図
において、入力端子１に加えられた映像信号は、
エンフアシス回路５０を経て出力端子５に出力さ
れる。エフアシス回路５０は、コンデンサ（容量
値C₁）５１、抵抗（抵抗値Rb）５２、抵抗（抵
抗値Ra）５３で構成されている。それらの値は、
たとえば、 C₁×Rb＝1.3μsec、（Ra＋Rb）／Ra＝５に設
定されている。

このような回路に、第２図ａに示すような映像
信号が入力された場合、出力端には第２図ｂに示
すような信号が得られる。

VTRの場合、第２図ｂに示すような信号を周
波数変調して磁気テープ（図示せず）に記録する
のであるが、FM伝送路である電磁変換系の周波
数帯域に限度があるため、第２図ｂの破線Ｓで示
した所で信号をクリツプし、第２図ｃに示すよう
な信号にして周波数変調する。あるいは、エンフ
アシス回路５０の各部の定数を変更し、たとえば
エンフアシス量（＝Rb＋Ra／Ra）を1/2に設定することにより、第２図ｄに示すような信号にして、
周波数変調する。第２図ｃの場合には、波形歪が
生じるという問題があり、第２図ｄの場合には、
エンフアシスの効果が1/2になり、その分だけ再
生信号のSN比が低下するという問題がある。

発明の目的本発明は、上述した従来の問題点を解決し、同
一のFM伝送路であれば、従来と同一の周波数偏
移幅でもつて、従来以上のエンフアシス量を使用
可能とする信号処理装置を提供することを目的と
するものである。あるいは、従来と同一のエンフ
アシス量でもつて、波形のピーク値が従来より大
幅に低くなる信号処理装置を提供することを目的
とするものである。さらには、プリシユートとオ
ーバーシユートを持つた任意の伝達特性を有する
信号処理装置を提供することを目的とするもので
ある。また、伝送回路の有する位相特性を補償
し、処理後の信号の位相変化を零とすることを実
時間で行なうことのできる信号処理装置を提供す
ることを目的とする。

発明の構成本発明の信号処理装置は、第１のスイツチと、
伝達関数Ｇである第１の伝送回路と、第１のメモ
リ回路と、前記第１のスイツチよりnH（ただし、
ｎ：任意の正の整数、Ｈ：水平走査期間）時間遅
れて動作する第２のスイツチと、前記第１の伝送
回路と同一の伝達関数Ｇを有する第２の伝送回路
と、第２のメモリ回路と、前記第１のスイツチよ
り2nH時間遅れて動作する第３のスイツチと、前
記第１の伝送回路と同一の伝達関数Ｇを有する第
３の伝送回路と、第３のメモリ回路と、第４のス
イツチとを具備し、前記第１、第２、第３のメモ
リ回路は、それぞれnH期間の前α時刻から、後
β時刻までの（nH＋α＋β）期間にわたつて信
号に順に入力し、次の（nH＋α＋β）期間にわ
たつて、前記入力された信号を逆の時系列で出力
するように構成されており、前記第１のスイツチ
は、（nH＋α＋β）期間入力端子側に接続され、
入力信号は、初めの（nH＋α＋β）期間で、前
記第１の伝送回路を経て前記第１のメモリ回路に
記憶され、次の（nH＋α＋β）期間で、第１の
メモリ回路から逆の時系列で読み出されて、第１
のスイツチを通過した後、再度、前記第１伝送回
路を経て前記第４のスイツチに入力され、同様に
して、（nH＋α＋β）期間に渡つて、前記第２の
伝送回路を経た信号は前記第２のメモリ回路に記
憶され、次の（nH＋α＋β）期間で、前記第２
のメモリ回路からの逆の時系列で読み出されて、
前記第２のスイツチを通過した後、再度、前記第
２の伝送回路を経て前記第４のスイツチに入力さ
れ、また、（nH＋α＋β）期間に渡つて前記第３
の伝送回路を経た信号は前記第３のメモリ回路に
記憶され、次の（nH＋α＋β）期間で、前記第
３のメモリ回路から逆の時系列で読み出されて、
前記第３のスイツチを通過した後、再度、前記第
３の伝送回路を経て前記第４のスイツチに入力さ
れ、前記第１、第２、第３の伝送回路の出力信号
は前記第４のスイツチによつてnH期間ごとに切
り替えられて１系列の信号として出力されるよう
に構成したものである。

実施例の説明以下、本発明を図示の実施例に基いて説明す
る。

第３図は本発明の信号処理装置３４のブロツク
図を示している。なお、信号処理装置３４の一実
施例として、ここではエンフアシス回路について
説明するため、以下、信号処理装置３４をエンフ
アシス回路３４と称す。今、入力端子１に第４図
ａで示される信号が入力された場合を考える。
今、ｎ＝１とすると、（nH＋α＋β）期間閉じ、
次の（2nH−α−β）期間開く第１のスイツチ３
を経て、第１の伝送回路６を通過した信号は、第
４図ｂのようになる。前記第１のスイツチ３より
nH時間だけ遅れて動作する第２のスイツチ４を
経て、第２の伝送回路７を通過した信号は、第４
図ｃのようになり、同様に、第３の伝送回路８か
らは、第４図ｂより2nH遅れた第４図ｄのような
信号が出力される。第４図ｂの信号は、（nH＋α
＋β）期間にわたつて前記第１のメモリ回路９に
記憶され、次の（nH＋α＋β）期間にわたつて、
記憶した時とは逆の時系列で出力され、第４図ｅ
のような波形となる。第２のメモリ回路１０およ
び第３のメモリ回路１１からも、同様に、それぞ
れ第４図ｆ，ｇのような信号が出力される。第４
図ｅ，ｆ，ｇの信号は、前記第１、第２、第３の
伝送回路６，７，８をそれぞれ通過すると、第４
図ｈ，ｉ，ｊのような波形となる。前記第４のス
イツチ１２によつてnH時間ごとに切り替えて１
系列の信号として出力すると、出旅端子２には、
第４図ｋのように、プリシユートとオーバーシユ
ートを有する１系列の信号が現われる。

ここで、本発明の特徴は、処理する入信号の期
間がnH時間の前α時刻から後β時刻の（nH＋α
＋β）期間にわたる点と、入力信号が第１、第２
および第３の伝送回路６，７，８を２回ずつ通る
点にある。

１回目の入力信号通過時には正の時系列、２回
目の通過時は、負の時系列となる。したがつて、
信号の流れを示すと、第５図のようになる。第１
の伝送回路６１への入力信号をｘ（ｎ）、伝送回路
６１の出力信号をｆ（ｎ）、第１の時系列逆転回路
６２の出力信号をａ（ｎ）、伝送回路６３の出力信
号をｂ（ｎ）とし、伝送回路６１，６３の単位イ
ンパルス応答を各々ｈ（ｎ）とする。それぞれの
信号のｚ変換をＸ（ｚ）、Ｆ（ｚ）、Ａ（ｚ）、Ｂ（ｚ
）
とすると、Ｆ（ｚ）＝Ｈ（ｚ）Ｘ（ｚ）Ａ（ｚ）＝Ｆ（z^-1）＝Ｈ（z^-1）Ｘ（z^-1）Ｂ（ｚ）＝Ｈ（ｚ）Ａ（ｚ）＝Ｈ（ｚ）Ｈ（z^-1）Ｘ（z^-1）すなわち、第５図の系全体の等価インパルス応答
のｚ変換をHeq（z^-1）とすると、 Heq（z^-1）＝Ｂ（ｚ）／（z^-1）＝Ｈ（z^-1）Ｈ（ｚ）となる。ただし、第５図の系の出力信号は、入力
信号の時系列とは逆の時系列となる。入力信号の
時系列と同時系列の信号が得たい場合は、第５図
の系の出力端に時系列逆転回転を接続すればよ
い。第５図の系の等価インパルス応答をフーリエ
変換で表わすと、 Heq（e^j〓）＝｜Ｈ（e^j〓）｜² となり、位相変化は零である。この零位相特性は
映像信号処理においては望ましいことであり、第
３図の回路構成では、これを実現することができ
る。特に、第５図の構成では、伝送回路６１と６
３の間の特性差によつて完全な零位相を実現する
ことが難しいが、第３図では、同一回路を、信号
が２回ずつ通るので、伝送回路の位相特性が相殺
されて、正確に零位相を実現できる。また、第５
図の系の利得は伝送回路１段の場合の２乗とな
る。したがつて、必要とする利得をＧとすると第
５図の系の伝送回路１段の利得は√としなけれ
ばならない。第１、第２、第３の伝送回路６，
７，８は、第６図に示すようなエンフアシス回路
３０である。エンフアシス回路３０は、コンデン
サ（容量値C₂）３１、抵抗（抵抗値Rc）３２、
抵抗（抵抗値Rd）３３で構成されている。これ
らの値は、同一信号が第１、第２、第３の伝送回
路６，７，８を２回通るので、前述の通りエンフ
アシス量が２乗となる。したがつて、第１図に示
した従来例に対してRc＋Rd／Rd＝５に設定する。

エンフアシスを行つた結果、第４図ａのような信
号を第１のスイツチ３に入力し、信号処理後、第
４のスイツチ１２に到達した時、第４図ｈのよう
な信号となる。第４図ｈの信号は、プリシユート
とオーバーシユートを有する波形となつているた
め、エンフアシス量は第１図に示す従来例と同一
であるにもかかわらず、そのピーク値は破線Ｓよ
り低い波形が得られている。ところが、第４図ｈ
の波形には、Ｈ時間の前β期間と後α期間に不要
な波形変化が現われる。これは、連続信号を区切
つて、（nH＋α＋β）期間の信号としてエンフア
シス処理を行うためであり、nH期間の前β期間
と後α期間を除去し、nH期間の信号のみを取り
出すように、第４のスイツチ１２を切り換えるこ
とにより、第４図ｋのような信号を得ることがで
きる。

なお、上述の説明でｎ＝１としたが、ｎ２と
してもよい。また、伝送回路を３系統としたが、
４系統以上を使用しても同様の効果が得られる。
また、第１、第２、第３のメモリ回路９，１０，
１１は、アナログメモリ（たとえば、チヤージ・
カツプルド・デバイスなどのチヤージ・トランス
フア・デバイス）としたが、各々メモリ回路の入
力端にAD（アナログーデイジタル）変換器を持
ち、出力端にDA（デイジタル−アナログ）変換
器を持ち、メモリとしては、フリツプフロツプ回
路などで構成されるデイジタルメモリとしてもよ
い。また、第１、第２、第３のスイツチ３，４，
５の入力端子より前にAD変換器を持ち、第１、
第２、第３のメモリ回路９，１０，１１をフリツ
プフロツプ回路などで構成されるデイジタルメモ
リとし、第１、第２、第３の伝送回路６，７，８
をデイジタルフイルタで構成し、第４のスイツチ
１２の後にDA変換器を持つた構成としても同様
な動作をする。さらには、入力端子１より前にＡ
変換器を持ち、第１、第２、第３のメモリ回路
９，１０，１１をフリツプフロツプ回路などで構
成されるデイジタルメモリとし、第１、第２、第
３の伝送回路６，７，８をノンリカーシブ形デイ
ジタルフイルタあるいは、リカーシブ形デジタル
フイルタで構成し、出力端子５により後にDA変
換器を持つ構成としても、同様な動作をする。

また、上述の説明では、入力信号として映像信
号を用いて説明したため、第１、第２、第３のメ
モリ回路９，１０，１１あるいは第１、第２、第
３、第４のスイツチ３，４，５，１２の動作は、
すべてＨおよびＨ＋α＋βなど、Ｈを基本とした
期間を単位としたが、入力信号によつてはそれら
の単位を任意の時間に設定してもさしつかえな
い。また、上述の説明では、エンフアシス回路と
して説明したが、第４図ｋのように、プリシユー
ト、オーバーシユートを与える目的の回路に用い
てもさしつかえない。また、上述の説明では、入
力信号に対し、逆時系列の出力信号が得られる
が、上記の回路による出力信号を更に時系列逆転
して、入力信号と同時系列と出力に変換してもさ
しつかえない。

発明の効果上述したように、本発明の信号処理装置は、１
度、正の時系列で伝送回路に信号を通し、次に逆
の時系列で同じ伝送回路に通して出力することに
より、伝送回路のもつ位相特性を零位相とする効
果をもち、映像信号においては特に有用である。
また、連続信号を区切つて処理する際に、nH期
間の前α時刻から後β時刻までの（nH＋α＋β）
期間の処理を行うため、信号の不連続部分付近の
α期間およびβ期間を避けて出力することがで
き、出力信号に不要な波形変化を与えることがな
い。また、以上の処理を３系列に分けて実行する
ことにより、連続信号を区分に分割して処理した
後、再び連続信号として出力するという作業を、
実時間で実行できる。

また、上述したように、本発明の信号処理装置
を、周波数変調系のエンフアシス回路として用い
た場合には、波形にプリシユートとオーバーシユ
ートを持たせることにより、従来と同一のエンフ
アシス量を有し、かつ波形のピーク値が従来より
大幅に低くなるエンフアシス回路が実現でき、エ
ンフアシス量を低下させることなく、周波数偏移
幅を従来より大幅に低下させる効果がある。ある
いは、従来と同一の周波数偏移幅を用いるとすれ
ば、従来より以上のエンフアシスを加えることが
でき、再生された信号を向上させることができ
る。

【図面の簡単な説明】

第１図は従来のエンフアシス回路の一例を示す
結線図、第２図は第１図の信号波形図、第３図は
本発明信号処理装置の一例を示した要部ブロツク
図、第４図は第３図の各部の信号波形図、第５図
は本発明において零位相特性を実現するために用
いた概念を説明するブロツク図、第６図は本発明
で用いるエンフアシス回路の一例を時す結線図で
ある。３……第１のスイツチ、４……第２のスイツ
チ、５……第３のスイツチ、６……第１の伝送回
路、７……第２の伝送回路、８……第３の伝送回
路、９……第１のメモリ回路、１０……第２のメ
モリ回路、１１……第３のメモリ回路、１２……
第４のスイツチ、３４……信号処理装置。

Claims

【特許請求の範囲】

１第１のスイツチと、伝達関数がＧである第１
の伝送回路と、第１のメモリ回路と、前記第１の
スイツチよりnH（ただし、ｎ：任意の正の整数、
Ｈ：水平走査期間）時間遅れて動作する第２のス
イツチと、前記第１の伝送回路と同一の伝達関数
Ｇを有する第２の伝送回路と、第２のメモリ回路
と、前記第１のスイツチより2nH時間遅れて動作
する第３のスイツチと、前記第１の伝送回路と同
一の伝達関数Ｇを有する第３の伝送回路と、第３
のメモリ回路と、第４のスイツチとを具備し、前
記第１、第２、第３のメモリ回路は、それぞれ
nH期間の前α時刻から、後β時刻までの（nH＋
α＋β）期間にわたつて信号を順に入力し、次の
（nH＋α＋β）期間にわたつて、前記入力された
信号を逆の時系列で出力するように構成されてお
り、前記第１のスイツチは、（nH＋α＋β）期間
入力端子側に接続され、入力信号は、初めの
（nH＋α＋β）期間で、前記第１の伝送回路を経
て前記第１のメモリ回路に記憶され、次の（nH
＋α＋β）期間で、第１のメモリ回路から逆の時
系列で読み出されて、第１のスイツチを通過した
後、再度、前記第１の伝送回路を経て前記第４の
スイツチに入力され、同様にして、（nH＋α＋
β）期間に渡つて、前記第２の伝送回路を経た信
号は前記第２のメモリ回路に記憶され、次の
（nH＋α＋β）期間で、前記第２のメモリ回路か
ら逆の時系列で読み出されて、前記第２のスイツ
チを通過した後、再度、前記第２の伝送回路を経
て前記第４のスイツチに入力され、また、（nH＋
α＋β）期間に渡つて前記第３の伝送回路を経た
信号は前記第３のメモリ回路に記憶され、次の
（nH＋α＋β）期間で前記第３のメモリ回路から
逆の時系列で読み出されて、前記第３のスイツチ
を通過した後、再度前記第３の伝送回路を経て前
記第４のスイツチに入力され、前記第１、第２、
第３の伝送回路の出力信号は前記第４のスイツチ
によつてnH期間ごとに切り替えられて１系列の
信号として出力されるように構成したことを特徴
とする信号処理装置。