JPH022356B2

JPH022356B2 -

Info

Publication number: JPH022356B2
Application number: JP58218057A
Authority: JP
Inventors: Masayuki Yoneyama; Masaaki Kobayashi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1983-11-18
Filing date: 1983-11-18
Publication date: 1990-01-17
Also published as: JPS60109980A

Description

【発明の詳細な説明】産業上の利用分野本発明は、入力された映像信号などの周波数特
性を処理するエンフアシス回路に関するものであ
る。

従来例の構成とその問題点映像信号を記録・再生するビデオテープレコー
ダなどにおいては、周波数変調して記録する方式
が一般的である。周波数変復調系では、FM伝送
路のノイズをホワイトノイズとすると、復調され
た信号に加わるノイズは周波数の増加に伴つて、
ノイズレベルも増加するいわゆる三角ノイズ特性
を示す。これを軽減するため、周波数変調する前
に、入力された信号の中・高域のレベルを増大さ
せ（いわゆるエンフアシス）、周波数復調後に、
中・高域のレベルを低下させる（いわゆるデイエ
ンフアシス）信号処理を行つている。しかし、
FM伝送路の帯域については、電磁変換系などに
より帯域制限を受けるため、エンフアシスによる
周波数偏移幅の増加量に限度があり、それによ
り、再生された信号のSN比が制限されるという
問題があつた。なお、この問題はビデオ・テープ
レコーダ（VTR）のみならず、衛星放送などの
ように映像信号を周波数変調して伝送する系すべ
てにおいて生じる問題である。

第１図はVHS方式VTRなどに用いられてい
る、従来のエンフアシス回路である。第１図にお
いて、入力端子１に加えられた映像信号は、エン
フアシス回路５０を経て出力端子５に出力され
る。エンフアシス回路５０は、コンデンサ（容量
値C₁）５１、抵抗（抵抗値R_b）５２、抵抗（抵
抗値R_a）５３で構成されている。それらの値は、
たとえばC₁×R_b＝1.3μsec、（R_a+R_b）／R_a＝５
に設定されている。

このような回路に、第２図ａに示すような映像
信号が入力された場合、出力端には第２図ｂに示
すような信号が得られる。ビデオテープレコーダ
の場合、第２図ｂに示すような信号を周波数変調
して磁気テープ（図示せず）に記録するのである
が、FM伝送路である電磁変換系の周波数帯域に
限度があるため、第２図ｂの破線Ｓで示した所で
信号をクリツプし、第２図ｃに示すような信号に
して周波数変調する。あるいは、エンフアシス回
路５０の各部の定数を変更し、たとえばエンフア
シス量（＝R_b＋Ｒ_a／R_a）を１／２に設定することによ
り、第２図ｄに示すような信号にして周波数変調
する。

しかしながら、第２図ｃの場合には波形歪が生
じるという問題があり、第２図ｄの場合にはエン
フアシスの効果が１／２になり、その分再生信号の
SN比が低下するという問題がある。

発明の目的本発明は上述した従来の問題点を解決し、同一
のFM伝送路であれば、従来と同一の周波数偏移
幅でもつて、従来以上のエンフアシス量を使用可
能にするエンフアシス回路を提供することを目的
とするものである。

あるいは、従来と同一のエンフアシス量でもつ
て、波形のピーク値が従来より大幅に低くなるエ
ンフアシス回路を提供することを目的とするもの
である。

さらには、プリシユートとオーバーシユートを
持つた任意の伝達特性を有するエンフアシス回路
を提供することを目的とするものである。

また、伝送回路の有する位相特性を補償し、処
理後の信号の位相変化を零とすることを実時間で
行なうことを目的とするものである。

発明の構成本発明のエンフアシス回路は、第１のスイツ
チ、第１の信号処理回路、第２の信号処理回路、
第２のスイツチ、制御信号発生回路の５つの部分
から構成される。第１のスイツチは、Ｔ時間毎に
切り換えられて、入力信号を第１の信号処理回路
と第２の信号処理回路に分配する。第１の信号処
理回路は、第３のスイツチ、第１の伝送回路、第
４のスイツチ、第１のメモリ回路、第２のメモリ
回路からなる。第１および第２のメモリ回路は、
Ｔ時間にわたつて信号を順に入力し、次のＴ時間
にわたつて前記入力した信号を逆の時系列で出力
する。第３のスイツチは、第１のメモリ回路から
信号が出力されている期間だけ閉じ、第１のメモ
リ回路と第１の伝送回路を接続する。この時、第
１のスイツチの可動片は第２の信号処理回路の側
に倒れている。第４のスイツチは、Ｔ時間毎に切
り換えられて、第１のメモリ回路と第２のメモリ
回路に交互に接続される。第２の信号処理回路
は、第５のスイツチ、第２の伝送回路、第６のス
イツチ、第３のメモリ回路、第４のメモリ回路か
らなる。回路各部の動作は第１の信号処理回路に
対してＴ時間遅れる。

すなわち、第３のスイツチと第５のスイツチは
逆位相で動作し、第４のスイツチと第６のスイツ
チは逆位相で動作する。また第１および第４のメ
モリ回路の書き込み、読み出しは同相で行なわれ
第２のメモリ回路は第１のメモリ回路と逆相で動
作し、しかも第２のメモリ回路と第３のメモリ回
路は同相で動作する。第２のスイツチは、第２の
メモリ回路がＴ時間の間読み出し状態のとき第１
の信号処理回路の側に接続され、次のＴ時間では
第２の信号処理回路の側に倒れ、読み出し状態に
なつている第４のメモリ回路と接続される。制御
信号発生回路は、Ｔ時間毎に反転する信号系列
と、この信号と逆位相で反転を繰り返す信号系列
の２つの系列を発生させ、回路各部に供給するよ
うに構成したものである。

実施例の説明第３図には、本発明のエンフアシス回路の一実
施例を用いたエンフアシス回路を示している。第
３図において、入力端子１に加えられた映像信号
は、第１のスイツチ６を介して第１の信号処理回
路２および第２の信号処理回路３に加えられ、第
２のスイツチ７を介して出力端子５に出力され
る。制御端子４には1H毎にレベルが反転する信
号が加えられる。この信号は、たとえば入力され
た同期信号をフリツプフロツプ回路（図示せず）
に入力することにより得られる。制御端子４に供
給された1H毎に反転する信号は２系列に分けら
れる。

一方の系列は、第１のスイツチ６の制御端子１
９、第２のスイツチ７の制御端子２０、第４のス
イツチ９の制御端子２２、第５のスイツチ１０の
制御端子２３、第１のメモリ回路１４の制御端子
２５、第４のメモリ回路１７の制御端子２８に入
力される。他方の系列は、インバータ１８で反転
されて、第３のスイツチ８の制御端子２１、第６
のスイツチ１１の制御端子２４、第２のメモリ回
路１５の制御端子２６、第３のメモリ回路１６の
制御端子２７に入力される。

ここで、入力端子１に加えられた映像信号は、
第１のスイツチ６で１水平走査毎（1H毎）に切
換えられて、第１の伝送回路１２と第２の伝送回
路１３に入力される。第１の伝送回路１２の出力
信号は、第４のスイツチ９に入力され、1H毎に
切換えられて第１のメモリ回路１４と第２のメモ
リ回路１５に入力される。第１のメモリ回路１４
と第２のメモリ回路１５は、たとえばアナログメ
モリで構成されており、その記憶容量は1H分で
ある。制御端子２５，２６に加えられる制御信号
がＨレベルの時は、上記メモリ回路１４および１
５は入力された信号を順次記憶し、制御端子２
５，２６に加えられる制御信号がＬレベルの時
は、記憶した時系列とは逆の時系列で出力するも
のである。第１のメモリ回路１４の出力信号は第
３のスイツチ８に入力される。第１のメモリ回路
１４から、信号が出力されているとき、第３のス
イツチ８の制御端子２１はＨレベルとなつてお
り、第３のスイツチ８は閉じるので、信号は第１
の伝送回路１２に再度入力される。再度入力され
る信号の時系列は逆の時系列である。また、この
時、第１のスイツチ６の制御端子１９はＬレベル
となるので、第１のスイツチ６の可動片は第２の
信号処理回路３の側に倒れている。したがつて入
力端子１からの信号は入力されない。第１の伝送
回路１２の出力信号は、第４のスイツチ９に再度
入力される。第４のスイツチ９の制御端子２２は
Ｌレベルとなつているので、第４のスイツチ９の
可動片は第２のメモリ回路１５側に倒れている。
しかも、この時第２のメモリ回路１５の制御端子
２６はＨレベルとなつているので、第４のスイツ
チ９の出力信号は第２のメモリ回路１５に記憶さ
れる。第２のメモリ回路１５に1H分の信号の入
が完了した時点で、第２のメモリ回路１５の制
御端子２６がＬレベルとなり、第２のスイツチ７
に出力される。第２のスイツチ７の制御端子２０
はＨレベルとなり、第２のスイツチ７の可動片は
第２のメモリ側に倒れるので、第２のスイツチ７
への入力信号は出力端子５に出力される。このと
き、第１のスイツチ６の制御端子１９はＨレベル
となるので、入力端子１からの入力信号が第１の
信号処理回路２に入力される。第２の信号処理回
路３を通る信号は第１の信号処理回路２に対して
1Hだけ遅れるので、出力端子５に現れる出力信
号は第２のスイツチ７によつて切り換えられて連
続信号となる。しかも、出力信号の時系列は入力
端子１への入力信号と同じ時系列である。

ここで、本発明における特徴は、入力信号が第
１および第２の伝送回路１２，１３を２回ずつ通
ることにある。１回目の通過では正の時系列、２
回目の通過は負の時系列である。したがつて、信
号の流れを示すと第５図のようになる。

第１の伝送回路６１への入力信号をｘ（ｎ）、伝
送回路６１の出力信号をｆ（ｎ）、第１の時系列逆
転回路６２の出力信号をａ（ｎ）、伝送回路６３の
出力信号をｂ（ｎ）、第２の時系列逆転回路６４の
出力信号をｙ（ｎ）と、伝送回路６１，６３の
単位インパルス応答を各々ｈ（ｎ）とする。それ
ぞれの信号のｚ変換をＸ（ｚ）、Ｆ（ｚ）、Ａ（ｚ）、
Ｂ（ｚ）、Ｙ（ｚ）、Ｈ（ｚ）とすると、Ｆ（ｚ）＝Ｈ（ｚ）Ｘ（ｚ）Ａ（ｚ）＝Ｆ（z^-1）＝Ｈ（z^-1）Ｘ（z^-1）Ｂ（ｚ）＝Ｈ（ｚ）Ａ（ｚ）＝Ｈ（ｚ）Ｈ（z^-1）Ｘ（z^-1）Ｙ（ｚ）＝Ｂ（z^-1）＝Ｈ（z^-1）Ｈ（ｚ）Ｘ（ｚ）すなわち、第５図の系全体の等価インパルス応
答のＺ変換をH_eq（ｚ）とすると H_eq（Ｚ）＝Ｙ（ｚ）／Ｘ（ｚ）＝Ｈ（z^-1）Ｈ（ｚ）フーリエ変換で書くと H_eq（e^jw）Ｈ｜（e_jw）｜^２となり、位相変化は零である。この零位相特性は
映像信号処理においては望ましいことであり、第
３図の回路構成では、これを実現することができ
る。特に、第５図の構成では伝送回路６１，６３
の間の特性差で完全な零位相を実現することが難
しいが、第３図では、同一回路を信号が２回ずつ
通過するので伝送回路の位相特性が完全に相殺さ
れて正確に零位相を実現できる。また、第５図の
系の利得は伝送回路１段の場合の２乗となる。し
たがつて、必要とする利得をＧとすると、第５図
の系の伝送回路１段の利得は√Ｇとしなければな
らない。

第１の伝送回路１２および第２の伝送回路１３
は、第４図に示すようなエンフアシス回路３０で
ある。エンフアシス回路３０は、コンデンサ（容
量値C₂）３１、抵抗（抵抗値R_c）３２、抵抗
（抵抗値R_d）３３で構成されている。これらの値
は、同一信号が第１または第２の伝送回路を２回
通るので、前述の通りエンフアシス量が２乗とな
る。したがつて、第１図に示した従来例に対して
例えばR_c＋Ｒ_d／R_d＝√５に設定する。

エンフアシスを行つた結果、第１のメモリ回路
１４には第２図ｅのような信号が入力される。第
２のメモリ回路１５への入力信号は第２図ｆのよ
うになる。したがつて、第３図に示す出力端子５
には第２図ｇのような信号が現れる。第２図ｇの
波形は、プリシユートとオーバーシユートを有す
る波形となるため、エンフアシス量は第１図に示
す従来例と同一であるにもかかわらず、そのピー
ク値は破線Ｓより低い波形が得られる。

なお、上述の説明で、第１、第２、第３、第４
の各メモリ回路１４，１５，１６，１７はアナロ
グメモリ（たとえば、チヤージカツプルドデバイ
スなどのチヤージ・トランスフア・デバイス）と
したが、各々のメモリ回路の入力端にAD変換器
を持ち、出力端にDA変換器を持ち、メモリとし
ては、フリツプフロツプ回路などで構成されるデ
イジタルメモリとしてもよい。また、第１のスイ
ツチ６の入力端より前にAD変換器を持ち、第
１、第２、第３、第４のメモリ回路１４，１５，
１６，１７をフリツプフロツプ回路などで構成さ
れるデイジタルメモリとし、第１の伝送回路１２
および第２の伝送回路１３をデイジタルフイルタ
で構成し、第２のスイツチの後にDA変換器を持
つた構成としても同様な動作をする。さらには、
入力端子１より前にAD変換器を持ち、第１、第
２、第３、第４のメモリ回路１４，１５，１６，
１７をフリツプフロツプ回路などで構成されるデ
イジタルメモリとし、第１の伝送回路１２および
第２の伝送回路１３をノンリカーシブ形デイジタ
ルフイルタあるいはカーシブ形デイジタルフイ
ルタで構成し、出力端子５より後にＤ／Ａ変換器
を持つ構成としても同様な動作をする。

また、上述の説明では、入力信号として映像信
号を用いて説明したため、第１、第２、第３、第
４のメモリ回路１４，１５，１６，１７あるいは
制御端子４に加えられる信号などはすべてＨを単
位としたが、入力信号によつてはそれらの単位を
任意の時間に設定してもさしつかえない。

また、上述の説明では、エンフアシス回路とし
て説明したが、第２図ｇに示したように、プリシ
ユート、オーバーシユートを与える、例えば輪隔
補正回路、アパーチヤ補正回路等の回路に用いて
もさしつかえない。

発明の効果上述したように、本発明のエンフアシス回路
は、１度、正の時系列で信号を伝送回路に通し、
次に逆の時系列で同じ伝送回路に通して出力する
ことにより、伝送回路のもつ位相特性を零位相と
する操作を実時間で連続的に行うことができ、映
像信号処理においては特に有用である。また、同
じ伝送回路を２回使用できるので、回路構成が簡
単になる。

また、上述したように、本発明のエンフアシス
回路を周波数変復調系のエンフアシス回路として
用いた場合には、波形にプリシユートとオーバー
シユートを持たせることにより、従来と同一のエ
ンフアシス量を有し、かつ波形のピーク値が従来
より大幅に低くなるエンフアシス回路が実現で
き、エンフアシス量を低下させることなく、周波
数偏移幅を従来より大幅に低下させる効果があ
る。あるいは従来と同一の周波数偏移幅を用いる
とすれば、従来より以上のエンフアシスを加える
ことができ、再生された信号のＳＮ比を向上させ
ることができる。

【図面の簡単な説明】

第１図は従来のエンフアシス回路の一例を示す
結線図、第２図は信号波形図、第３図は本発明の
エンフアシス回路の一実施例を示す概略ブロツク
図、第４図は第３図における第１の伝送回路の回
路構成例を示した結線図、第５図は本発明におい
て零位相特性を実現するために用いた概念を説明
するブロツク図である。２，３……信号処理回路、６，７，８，９，１
０，１１……スイツチ、１２，１３……伝送回
路、１４，１５，１６，１７……メモリ回路、２
９……制御信号発生回路。

Claims

【特許請求の範囲】１入力された信号の切り換えを行なう第１およ
び第２のスイツチと、入力された信号の切り換え
を行なう第３および第４のスイツチと伝達関数Ｇ
を有し入力された信号の中・高域のレベルを増大
させる周波数特性を有する第１の伝送回路と第１
および第２のメモリ回路とから成る第１の信号処
理回路と、入力された信号の切り換えを行なう第
５および第６のスイツチと前記第１の伝送回路と
同じ伝達関数Ｇで決定される周波数特性を有する
第２の伝送回路と第３および第４のメモリ回路と
から成る第２の信号処理回路と、前記第１乃至第
６のスイツチの切り換えを制御する制御信号発生
手段とを具備し、前記第１、第２、第３、第４の
メモリ回路は各々前記制御信号発生手段から発生
される制御信号により定まるＴ時間にわたつて信
号を入力し次のＴ時間にわたつて前記入力された
信号を逆の時系列で出力するように構成され、入
力信号を前記第１のスイツチによりＴ時間毎に切
り換えて前記第１および第２の信号処理回路に分
配し、前記第１の信号処理回路に入力された信号
は最初のＴ時間にわたり前記第１の伝送回路を介
して前記第４のスイツチを切り換えることにより
前記第１のメモリ回路に記憶され、この記憶され
た信号は次のＴ時間にわたり前記記憶時とは逆の
時系列で読み出され、前記第３のスイツチを介し
て再び前記第１の伝送回路を通り前記第４のスイ
ツチを切り換えることにより前記第２のメモリ回
路に記憶され、前記第２の信号処理回路からは、
前記第１の信号処理回路に伝送される信号よりＴ
時間遅れた信号が前記第１の信号処理回路と同様
に御号処理された後、前記第４のメモリ回路から
前記第２のスイツチを介して出力され、出力端に
は前記信号処理された信号を前記第１および第２
の信号処理回路から交互に出力して１系列の信号
に変換して出力することを特徴とするエンフアシ
ス回路。