JPH04285788A - 強誘電体メモリ装置センスアンプ用プリアンプ - Google Patents

強誘電体メモリ装置センスアンプ用プリアンプ

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JPH04285788A
JPH04285788A JP3300885A JP30088591A JPH04285788A JP H04285788 A JPH04285788 A JP H04285788A JP 3300885 A JP3300885 A JP 3300885A JP 30088591 A JP30088591 A JP 30088591A JP H04285788 A JPH04285788 A JP H04285788A
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bit line
coupled
amplifier
capacitor
preamplifier
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JP3300885A
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James M Jaffe
ジェームズ　エム．　ジャフ
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National Semiconductor Corp
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National Semiconductor Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、半導体強誘電体
メモリ装置に関するものであって、更に詳細には、強誘
電体メモリセルからなるアレイ内に格納されるデータを
読取るために使用されるセンスアンプ即ち検知増幅器に
関するものである。
【０００２】
【従来の技術】図１を参照すると、強誘電体メモリセル
の事実上任意の形態において、選択されたメモリセル内
の強誘電体コンデンサ１００は、そのメモリセルへ結合
されるビットラインの容量と容量分割器を形成する。図
１において、コンデンサＣＢ１０２は、ワードラインア
クセス制御トランジスタ１０４によって、選択されたメ
モリセル内の強誘電体コンデンサ１００へ結合されてい
るビットラインを表わしている。このセルは、該セルを
読取りパルス１０６でストローブすることにより読取ら
れる。
【０００３】図２は、典型的な強誘電体コンデンサに関
連するヒステリシス曲線（分極と電界との間の関係を示
している）を図示している。例示的な目的のために、セ
ルが「０」状態にある場合には、強誘電体コンデンサの
分極状態は点１４０に位置しており、且つセルが「１」
状態にある場合には、分極状態が図２における点１４２
に位置しているものと定義する。従って、セルの駆動ラ
イン上に読取りパルスが印加されると、そのセルは「１
」状態となり、強誘電体コンデンサの分極状態は反時計
方向に、ヒステリシス曲線の右側を上方へパルスがピー
クである場合の点１４４へ向かって移動し、次いで、そ
のパルスが終了すると、強誘電体コンデンサの分極状態
は点１４０へ移動する。読取りパルスが印加された場合
にセルが「０」状態にある場合には、強誘電体コンデン
サにおける分極状態即ち電荷はピーク１４４へ向かって
移動し、次いでそのパルスが終了した後に点１４０へ向
かって移動する。
【０００４】再度図１を参照すると、読取りパルス１０
６によって発生されるセル内の分極変化は、電荷を発生
し、それは２つのコンデンサ１００及び１０２の間で分
割されて次式に等しい出力電圧をＶｏｕｔを発生する。
【０００５】Ｖｏｕｔ＝（Ｋ×△Ｐ）／（ＣＢ＋ＣＦ）
なお、Ｋは△Ｐを電荷の単位へ変換する変換定数、ＣＢ
はビットラインの容量、ＣＦは強誘電体コンデンサの容
量である。
【０００６】強誘電体コンデンサは非常に高い誘電定数
を有している。その結果、ビットライン容量は、典型的
に、非常に小さな強誘電体コンデンサの容量と等しいか
又はそれ以下である。しかしながら、強誘電体コンデン
サの適切なスイッチング動作を可能とするためには、ビ
ットライン容量は、メモリセル内の強誘電体コンデンサ
の容量と等しいか、又は、それより大きなものであるこ
とが望ましい。
【０００７】一方、ビットライン容量を大きくすること
は、ビットライン２１２上の電圧信号を小さくする。例
えば、駆動ラインの完全な電圧の振れが１Ｖであり且つ
ビットライン容量を強誘電体コンデンサの容量の２倍に
増加させると、ビットライン上の強誘電体コンデンサに
より出力される電圧信号は約３３０ｍＶである。強誘電
体コンデンサが経時的変化を行なうと、それはより小さ
なスイッチング電圧を発生し、且つその結果発生するビ
ットライン信号は１００ｍＶ以下のものとなる場合があ
り、それは、センスアンプ即ち検知増幅器で正確に検知
することが困難な場合がある。
【０００８】
【課題を解決するための手段】本発明は、ビットライン
をセンスアンプ（検知増幅器）へ結合するプリアンプ（
即ち、前置増幅器）を設けることにより、強誘電体メモ
リ装置におけるビットライン容量及び信号強度に関連す
る問題を解消している。該プリアンプ即ち前置増幅器は
、選択したメモリセル内の強誘電体コンデンサの完全な
スイッチング動作を可能とするために必要とされる付加
的なビットライン容量を与えると共に、メモリ装置が経
時的変化を行ない且つメモリセル内の強誘電体コンデン
サが比較的小さな電圧信号を発生している場合にメモリ
セルから信頼性のあるデータ信号を得るために必要とさ
れるデータ信号増幅を与える。
【０００９】より詳細には、本発明のプリアンプ即ち前
置増幅器は、２つの形態の間でスイッチさせることの可
能な１組のコンデンサである。第一の形態においては、
選択したメモリセルをストローブする間に使用されるも
のであり、プリアンプのコンデンサは全てビットライン
へ並列的に接続され、その際に選択されたメモリセル内
の強誘電体コンデンサを完全にスイッチングさせること
を可能とするのに必要なビットライン容量を与える。第
二の形態は、メモリセルがストローブされた後に使用さ
れるものであり、その場合には、プリアンプのコンデン
サはビットラインから切断され且つ直列的に接続されて
、メモリセルがストローブされている間にコンデンサ上
に発生される電圧を増幅させる。その結果得られる増幅
された電圧信号はセンスアンプにより処理される。
【００１０】
【実施例】図３を参照すると、本発明に基づいて構成さ
れた強誘電体メモリ装置が示されている。本メモリ装置
は、強誘電体メモリセル２０２からなるアレイ２００を
有しており、各メモリセルは強誘電体コンデンサ１００
と、ワードライン２０６によりゲート動作されるアクセ
ス制御トランジスタ１０４とを有している。本発明のメ
モリアレイ２００を使用することにより、１ビットのデ
ータを格納するために単に１個のセルが必要とされるに
過ぎない。メモリセル２００は、ワードライン２０６を
イネーブルさせることによりアクセスのために選択され
、次いで駆動ライン２０８上にパルス乃至はストローブ
信号を送給することにより読取りが行なわれる。
【００１１】各ビットライン２１２の端部にはプリアン
プ（前置増幅器）回路２１０が設けられており、それに
続いてセンスアンプ（検知増幅器）２１４が設けられて
いる。プリアンプ２１０によって発生された増幅された
ビットライン信号はセンスアンプ２１４へ送給される。
【００１２】図５に示した如く、センスアンプ２１４は
ゲート用トランジスタ２３０及び２３２を有している。 ゲート用トランジスタ２３０は、プリアンプ回路２１０
からの出力電圧を交差結合された差動増幅器２３８の一
方の入力ポートへ送給し、該差動増幅器はデータ出力信
号を発生する。差動増幅器２３８の他方の入力ポートは
ゲート２３２によって基準電圧２２２へ結合される。セ
ルからのデータが読取られ且つその際に破壊された後に
、セル２０２内にデータを再度書込むためにデータ再生
回路２４０が使用されている。更に、図３に示した如く
、メモリアレイ２００は、ワードラインアドレスデコー
ダ２４２を有しており、それは入力するアドレス信号の
一部をワードライン選択信号へデコードする。更に、好
適実施例のセンスアンプ２１４、プリアンプ回路２１０
、メモリアレイ２００を動作するために必要とされる本
明細書においてＤＡＴＡ　　ＳＴＲＯＢＥ，ＴＸ　　は
ＣＬＫ，ＳＡ　　ＣＬＫ，ＲＥＧＥＮ　　ＣＬＫ，ＰＨ
ＡＳＥ１，ＰＨＡＳＥ２として示される一連のタイミン
グ信号を発生する制御回路２４４が設けられている。
【００１３】本発明のプリアンプと共に使用することの
可能なセンスアンプの別の実施例は、本願出願の対応す
る米国特許出願と同時に出願された米国特許出願で発明
者がＪａｍｅｓ　　Ｍ．　　Ｊａｆｆｅ及びＮｏｒｍａ
ｎ　　Ｅ．　　Ａｂｔであり発明の名称が「センスアン
プ及び強誘電体メモリ方法（ＳＥＮＳＥ　　ＡＭＰＬＩ
ＦＩＥＲＡＮＤ　　ＭＥＴＨＯＤ　　ＦＯＲ　　ＦＥＲ
ＲＯＥＬＥＣＴＲＩＣ　　ＭＥＭＯＲＹ）」である米国
特許出願に記載されている。
【００１４】図４を参照すると、プリアンプ回路は、一
連のＮ個のコンデンサ「段」２６０−１，２６０−２乃
至２６０−Ｎを有しており、尚Ｎは段数である。各コン
デンサ段２６０は、二酸化シリコンコンデンサ２６２を
有している。最後の段２６０−Ｎを除いて、各段は、更
に、２組のトランジスタを有している。第一組のトラン
ジスタ２６４及び２６６は、ＰＨＡＳＥ　　１クロック
信号によりイネーブルされると、プリアンプ回路内の全
てのコンデンサをビットライン２１２に対して並列的に
接続する。ＰＨＡＳＥ　　１クロック信号がディスエー
ブルされると、これらの同一のトランジスタは、プリア
ンプ回路内の全てのコンデンサ２６２をビットライン２
１２から切断し、且つ更に最後の段２６０−Ｎ内の１つ
を除いて、全てのコンデンサを共通接地ノードから切断
する。第二組のトランジスタ２６８は、ＰＨＡＳＥ　　
２クロック信号によりイネーブルされると、全てのコン
デンサを直列的に接続する。ＰＨＡＳＥ　　１をスイッ
チオフし且つＰＨＡＳＥ　　２をスイッチオンすること
により（ＰＨＡＳＥ　　２クロック信号は、ＰＨＡＳＥ
　　１クロック信号がディスエーブルされる場合にのみ
イネーブルされることに注意）、プリアンプ段は電荷ポ
ンプとなり、プリアンプの出力ノードＶｏｕｔ２７０上
の電圧をブーストする。
【００１５】メモリセルが最初にストローブされる場合
には、プリアンプ回路内のコンデンサはＰＨＡＳＥ　　
１クロック信号をイネーブルすることにより並列形態に
保持される。その結果、ビットライン容量はＣＢ＋ＮＣ
ｐであり、尚ＣＢはプリアンプ２１０なしでのビットラ
イン２１２の容量であり、Ｎはプリアンプ２１０内の段
２６０の数であり、且つＣｐは各プリアンプ段における
コンデンサ２６２の容量である。メモリセルがパルス動
作された後のビットライン２１２上の電圧は次式で表わ
される。
【００１６】 ＶＢＬ＝（Ｋ×△Ｐ）／（ＣＦ＋ＣＢ＋ＮＣｐ）尚、Ｖ
ＢＬはビットライン２１２上の電圧、△Ｐは読取りパル
ス１０６により発生されるセル内の分極変化、Ｋは△Ｐ
を電荷の単位へ変換する変換定数である。次いで、ＰＨ
ＡＳＥ　　１がディスエーブルされ、且つＰＨＡＳＥ２
がイネーブルされ、従ってプリアンプ内のコンデンサ２
６２は直列的に接続される。その結果プリアンプ２１０
のノード２７０上に発生する電圧は次式の如くになる。
【００１７】 Ｖｏｕｔ＝（Ｎ×Ｋ×△Ｐ）／（ＣＦ＋ＣＢ＋ＮＣｐ）
尚、Ｖｏｕｔはプリアンプ２１０のノード２７０上の電
圧である。何れの場合においても、プリアンプは元のビ
ットライン信号をＮ倍だけ増幅させ、尚Ｎはプリアンプ
２１０内の段数である。
【００１８】プリアンプ内の段数及びこれらの段におけ
るコンデンサの寸法は以下の如き解析を使用して選択さ
れる。最初に、（Ａ）ビットラインから得られるデータ
信号の理想的振幅（例えば、２．５Ｖ）の（Ｂ）実際の
強誘電体メモリセルによりビットライン上に実際に印加
されるデータ信号の最大振幅に対する比を決定する。注
意すべきであるが、ビットライン上のデータ信号の振幅
は全体的なビットライン容量の関数である（例えば、メ
モリセルの容量の２倍）。プリアンプ内の段数は、上述
した比にほぼ等しくすべきである。典型的に、段数は３
と８との間である。段数Ｎが選択されると、各段内のコ
ンデンサの寸法を決定する。その場合、全体的なビット
ライン容量（即ち、ＣＢ＋ＮＣｐ）は、例えばメモリセ
ルの容量の２倍（２×ＣＦ）等のような予め選択した値
と等しくさせる。
【００１９】本発明に基づくプリアンプ回路を構成する
上述したプロセスの一例は以下の如くである。メモリセ
ルが１ｐＦの容量を有しており、ビットライン２１２自
身が０．５ｐＦの寄生容量を有しており、理想的なビッ
トラインは２ｐＦの容量を有するものであり、且つ２ｐ
Ｆのビットラインを有するメモリセルによって発生され
るデータ信号の最大振幅は０．４Ｖであると仮定する。 最大の所望の電圧の振れが２．５Ｖである場合には、ビ
ットライン上の実際の電圧の振れに対する最大の所望の
電圧の振れの比は１：６．２５である。従って、該プリ
アンプは６段を有すべきであり、且つプリアンプ内の各
コンデンサ２６２は０．２５ｐＦに等しい容量Ｃｐを有
するべきである。換言すると、ビットライン上に必要と
される付加的な容量１．５ｐＦをプリアンプ内の段数６
で割算し、その結果各コンデンサ２６２に対し０．２５
ｐＦの値が得られる。
【００２０】図３，４，５，６を参照して、選択したメ
モリセル２０２内に格納されるデータを読取る場合のシ
ーケンスについて以下に説明する。最初に、アドレスデ
コーダ２４２がワードライン２０６のうちの１つの上に
ワードライン信号を発生し、その際に各ビットライン２
１２上の１個のメモリセルを選択する。正向パルスであ
るＤＡＴＡ　　ＳＴＲＯＢＥが、ＰＨＡＳＥ　　１信号
がイネーブルされている間に、駆動ライン２０８上に印
加される。これにより、選択されたメモリセル２０２内
に格納されているデータを表わす電圧信号がビットライ
ン２１２上に発生される。このデータ電圧信号はプリア
ンプ２１０内のコンデンサ２６２上に格納される。次い
で、ＰＨＡＳＥ　　１がディスエーブルされ且つＰＨＡ
ＳＥ　　２がイネーブルされてそのデータ電圧信号を前
置増幅する。
【００２１】注意すべきことであるが、この読取り動作
の後、選択されたメモリセル内のデータは破壊され、且
つそのセル内に前に格納されていたデータが何であるか
に拘らず、そのセルは「０」状態となる。
【００２２】次いで、ＴＸ　　ＣＬＫがイネーブルされ
て前置増幅されたビットライン電圧を差動増幅器２３８
の一方の入力ポートへ送給し且つ差動増幅器２３８の他
方の入力ポートへ基準電圧を送給する。ＴＸ　　ＣＬＫ
がイネーブルされた直後に、センスアンプクロックＳＡ
　　ＣＬＫがイネーブルされ、それにより、該増幅器が
ライン２５０及び２５２上の電圧差を増幅し且つ選択さ
れたセル内に格納されているデータを表わす出力信号を
発生する。最後に、増幅器２３８が作業を終了した後に
ＲＥＧＥＮ　　ＣＬＫがイネーブルされ、データ再生回
路２４０をイネーブルして、読取ったデータ値を選択し
たメモリセル内に再度書込む。
【００２３】好適実施例においては、増幅器２３８は、
ライン２５０上の電圧（即ち、選択されたメモリセルの
最初のストローブ動作により発生された電圧）がライン
２５２上の電圧（即ち、基準電圧）を少なくともスレッ
シュホールド値だけ超える場合に、高電圧を発生する比
較器として機能する。この点に関しては、前述した米国
特許出願に更に詳細に記載されている。
【００２４】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。
【図面の簡単な説明】
【図１】　　ビットラインへ結合された単一の強誘電体
メモリセルを示した概略図。
【図２】　　強誘電体メモリセルに対するヒステリシス
ループ特性を示したグラフ図。
【図３】　　本発明に基づいて構成されたプリアンプ及
びセンスアンプを有する強誘電体メモリセルからなるア
レイを示したブロック図。
【図４】　　本発明のプリアンプ回路の好適実施例を示
した概略回路図。
【図５】　　センスアンプを示したブロック図。
【図６】　　図４に示したプリアンプ回路の使用に関連
する状態を示したタイミング線図。
【符号の説明】
１００　　強誘電体コンデンサ １０４　　アクセス制御トランジスタ ２００　　メモリアレイ ２０２　　強誘電体メモリセル ２０６　　ワードライン ２０８　　駆動ライン ２１０　　プリアンプ（前置増幅器）回路２１２　　ビ
ットライン

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】　　半導体メモリ装置において、少なくと
    も１列のメモリセルが設けられており、メモリセルの各
    列は対応するビットラインへ結合されており、各メモリ
    セルは１度に前記列内の１個のメモリセルのみが前記ビ
    ットラインへ結合されるようにアクセス制御トランジス
    タにより前記対応するビットラインへ選択的に結合され
    、前記ビットラインのうちの１つへ結合して増幅器が設
    けられており、前記増幅器は出力ノードと、複数個のコ
    ンデンサと、１組のスイッチとを有しており、前記コン
    デンサのうちの第一のものは前記出力ノードへ結合され
    ており、前記１組のスイッチは、第一状態において、前
    記コンデンサを並列的に前記ビットラインへ接続し、且
    つ、第二状態において、前記コンデンサを前記ビットラ
    インから切断すると共に前記コンデンサを直列的に結合
    し、前記１組のスイッチが前記コンデンサを並列的に接
    続する間、前記コンデンサ上に格納される電圧信号が、
    前記１組のスイッチが前記コンデンサを直列的に接続す
    る場合に、前記出力ノード上において増幅されることを
    特徴とする半導体メモリ装置。
  2. 【請求項２】　　請求項１において、更に、前記増幅器
    に結合してセンスアンプが設けられており、前記センス
    アンプは、前記前置増幅器により発生された前記増幅さ
    れた電圧信号を基準電圧レベルと比較してその比較に基
    づいて出力ビット値を発生することを特徴とする半導体
    メモリ装置。
  3. 【請求項３】　　請求項２において、更に、前記メモリ
    セルからなるアレイと、前記増幅器と、前記センスアン
    プとに結合して制御手段が設けられており、前記制御手
    段は、前記ビットライン上に電圧信号を発生するように
    前記増幅器内の１組のスイッチを前記第一状態に設定し
    てる間に前記少なくとも１列のメモリセル内の選択した
    メモリセルをストローブし、次いで前記増幅器の前記出
    力ノード上に増幅した電圧信号を発生させるように前記
    増幅器内の前記１組のスイッチを前記第二状態へ設定し
    、次いで前記増幅器の前記出力ノード上の前記増幅した
    電圧信号を基準電圧と比較しその比較に基づいて出力ビ
    ット値を発生させるために前記センスアンプをイネーブ
    ルさせる手段を有することを特徴とする半導体メモリ装
    置。
  4. 【請求項４】　　強誘電体メモリ装置において、少なく
    とも１列の強誘電体メモリセルが設けられており、各列
    のメモリセルは対応するビットラインへ結合されており
    、各メモリセルは１度に前記列内の１個のメモリセルの
    みが前記ビットラインへ結合されるようにアクセス制御
    トランジスタにより前記対応するビットラインへ選択的
    に結合され、前記ビットラインのうちの１つへ結合して
    増幅器が設けられており、前記増幅器は出力ノードと、
    複数個のコンデンサと、１組のスイッチとを有しており
    、前記コンデンサのうちの第一のものは前記出力ノード
    へ結合されており、前記１組のスイッチは、第一状態に
    おいて、前記コンデンサを並列的に前記ビットラインへ
    接続し、且つ、第二状態において、前記コンデンサを前
    記ビットラインから切断すると共に前記コンデンサを直
    列的に結合し、前記１組のスイッチが前記コンデンサを
    並列的に接続している間に前記コンデンサ上に格納され
    る電圧信号が、前記１組のスイッチが前記コンデンサを
    直列的に接続する場合に前記出力ノード上で増幅される
    ことを特徴とする強誘電体メモリ装置。
  5. 【請求項５】　　請求項４において、更に、前記増幅器
    に結合してセンスアンプが設けられており、前記センス
    アンプは、前記前置増幅器によって発生された前記増幅
    された電圧信号を基準電圧レベルと比較しその比較に基
    づいて出力ビット値を発生する比較器を有することを特
    徴とする強誘電体メモリ装置。
  6. 【請求項６】　　請求項５において、更に、前記メモリ
    セルからなるアレイと、前記増幅器と、前記センスアン
    プとに結合して制御手段が設けられており、前記制御手
    段は、前記ビットライン上に電圧信号を発生させるよう
    に前記増幅器内の前記１組のスイッチを前記第一状態へ
    設定している間に前記少なくとも１列のメモリセル内の
    選択したメモリセルをストローブし、次いで前記増幅器
    の前記出力ノード上に増幅した電圧信号を発生させるた
    めに前記増幅器内の前記１組のスイッチを前記第二状態
    へ設定し、次いで前記増幅器の前記出力ノード上の前記
    増幅した電圧信号を基準電圧と比較してその比較に基づ
    いて出力ビット値を発生するために前記センスアンプを
    イネーブルさせる手段を有することを特徴とする強誘電
    体メモリ装置。
  7. 【請求項７】　　強誘電体メモリ装置において、少なく
    とも１列の強誘電体メモリセルが設けられており、各列
    のメモリセルは対応するビットラインへ結合されており
    、各メモリセルは１度に前記列内の１個のメモリセルの
    みが前記ビットラインへ結合されるようにアクセス制御
    トランジスタにより前記対応するビットラインへ選択的
    に結合され、前記ビットラインのうちの１つへ結合して
    前置増幅器が設けられており、前記前置増幅器は出力ノ
    ードと、第一のものが前記出力ノードへ結合されている
    複数個のコンデンサと、イネーブルされる場合に前記コ
    ンデンサを前記ビットラインへ並列的に結合し且つディ
    スエーブルされた場合に前記コンデンサを前記ビットラ
    インから切断する第一組のスイッチング要素と、イネー
    ブルされた場合に前記コンデンサを直列的に接続してそ
    の際に前記出力ノード上に増幅した電圧信号を発生させ
    る第二組のスイッチング要素とを有しており、前記メモ
    リセルからなるアレイ及び前記前置増幅器へ結合されて
    おり前記前置増幅器内の前記１組のスイッチング要素を
    イネーブルしている間に前記少なくとも１列のメモリセ
    ル内の選択したメモリセルをストローブし且つ次いで前
    記前置増幅器内の前記第一組のスイッチング要素をディ
    スエーブルし且つ前記前置増幅器内の前記第二組内のス
    イッチング要素をイネーブルさせる制御手段が設けられ
    ており、前記選択したメモリセルの前記ストローブが前
    記選択したメモリセルへ結合されている前記ビットライ
    ン上及び前記前置増幅器内の前記コンデンサ上に電圧信
    号を発生し、且つ前記増幅器内の前記コンデンサを直列
    的に接続させるための前記第二組のスイッチング要素の
    イネーブル動作が前記出力ノード上に発生される前記電
    圧信号を増幅させることを特徴とする強誘電体メモリ装
    置。
  8. 【請求項８】　　請求項７において、更に、前記前置増
    幅器及び前記制御手段へ結合してセンスアンプが設けら
    れており、前記センスアンプは、前記前置増幅器によっ
    て発生された前記増幅された電圧信号を基準電圧レベル
    と比較し且つその比較に基づいて出力ビット値を発生す
    る比較器を有することを特徴とする強誘電体メモリ装置
    。
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