JP2000353092A - 情報処理装置及びそのレジスタファイル切替方法 - Google Patents

Abstract

(57)【要約】 【課題】受け渡すべきパラメータの数に影響されずにレ
ジスタファイルを迅速に切り替え可能な情報処理装置を
及びそのレジスタファイル切替方法を提供する。 【解決手段】情報処理装置は、第１命令の実行時に使用
される第１レジスタファイル１２と、第２命令の実行時
に使用される第２レジスタファイル１３とを備え、第１
命令から第２命令が呼び出された時に、第１レジスタフ
ァイルが使用される状態から第２レジスタファイルが使
用される状態に切り替える。そして、第２命令の実行時
に、該第２命令で使用するデータが上記切り替えられた
第２レジスタファイルに書き込まれていなければ第１レ
ジスタファイルから該データを入手し、書き込まれてい
れば第２のレジスタファイルから該データを入手する。
そして、入手されたデータに基づき第２命令を実行した
結果を第２レジスタファイルに書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のレジスタフ
ァイルを有する情報処理装置及びそのレジスタファイル
切替方法に関し、特にレジスタファイルの切り替えに伴
うオーバーヘッドを減少させる技術に関する。

【０００２】

【従来の技術】従来、複数のレジスタバンクを有する情
報処理装置が知られている。このような情報処理装置で
は、一般に、例えばメインルーチン用に第１レジスタバ
ンクが、サブルーチン用に第２レジスタバンクがそれぞ
れ割り当てられている。そして、メインルーチンがサブ
ルーチンをコールする時に、第１レジスタバンクから第
２レジスタバンクに切り替えられ、サブルーチンがメイ
ンルーチンにリターンする時に第２レジスタバンクから
第１レジスタバンクに切り替えられる。

【０００３】このようなバンク切り替えが行われる場
合、メインルーチンにおける処理とサブルーチンにおけ
る処理との連続性を維持するために、サブルーチン用の
第２レジスタバンクを構成する第２レジスタファイルの
内容を、メインルーチン用の第１レジスタバンクを構成
する第１レジスタファイルの内容に一致させる必要があ
る。このために、従来以下のような技術が用いられてい
る。

【０００４】バンク切替の第１の従来技術は、メインル
ーチンからサブルーチンをコールする時に、それまで使
用していた第１レジスタバンクを第２レジスタバンクに
切り替えると共に、第１レジスタファイルの内容を第２
レジスタファイルに複写する方法である。この場合、第
１レジスタファイルの全内容を複写する場合と、必要な
部分だけを複写する場合とがある。なお、サブルーチン
からメインルーチンにリターンする時は、このリターン
の直前で特殊命令を実行することにより、サブルーチン
で得られた処理結果だけを第１レジスタファイルの特定
のレジスタに戻すという方法が採用されている。

【０００５】図７は、この第１の従来技術を用いた情報
処理装置の構成を示すブロック図である。この情報処理
装置は、命令レジスタ５０、命令デコーダ５１、第１レ
ジスタファイル５２、第２レジスタファイル５３、セレ
クタ５４、セレクタ５５、バンク切替制御回路５６及び
演算ユニット５７から構成されている。

【０００６】命令レジスタ５０は、図示しない命令フェ
ッチ機構によって主記憶から読み出された命令を一時記
憶する。この命令レジスタ５０の内容は命令デコーダ５
１に供給される。命令デコーダ５１は、命令レジスタ５
０にセットされている命令中のレジスタ指定部を抽出
し、レジスタアドレスＲＡとして第１レジスタファイル
５２、第２レジスタファイル５３及びセレクタ５４に供
給する。このレジスタアドレスＲＡには、読出アドレス
ＲＤＡと書込アドレスＷＲＡが含まれる。

【０００７】また、命令デコーダ５１は、命令のオペレ
ーションコード部をデコードし、バンク切替信号ＢＫ、
レジスタ転送信号ＲＴ及び演算信号ＯＰを生成する。バ
ンク切替信号ＢＫには、信号ＣＡＬＬ及び信号ＲＥＴが
含まれる。信号ＣＡＬＬはコール命令が命令レジスタ５
０にセットされた時に生成され、信号ＲＥＴはリターン
命令が命令レジスタ５０にセットされた時に生成され
る。また、レジスタ転送信号ＲＴは、レジスタ転送命令
が命令レジスタ５０にセットされた時に生成される。こ
のレジスタ転送命令は、第１レジスタファイル５２の内
容を第２レジスタファイル５３に転送するための命令で
ある。更に、演算信号ＯＰは、コール命令、リターン命
令及びレジスタ転送命令以外の命令、例えば算術演算命
令、論理演算命令、比較命令、移動命令といった各種命
令が命令レジスタ５０にセットされた時に生成される。

【０００８】第１レジスタファイル５２は、例えば３２
個のレジスタから構成されており、メインルーチンの実
行時に使用される。命令デコーダ５１からのレジスタア
ドレスＲＡが第１レジスタファイル５２に供給される
と、第１レジスタファイル５２内の、読出アドレスＲＤ
Ａで指定されたレジスタからデータが読み出される。こ
の読み出されたデータは、セレクタ５４及び５５の各入
力端子Ａに供給される。また、演算ユニット５７からの
データは、メインルーチンの実行中であることを条件
に、第１レジスタファイル５２内の、書込アドレスＷＲ
Ａで指定されるレジスタに書き込まれる。

【０００９】同様に、第２レジスタファイル５３は、例
えば３２個のレジスタから構成されおり、サブルーチン
が実行される時に使用される。命令デコーダ５１からの
レジスタアドレスＲＡが第２レジスタファイル５２に供
給されると、第２レジスタファイル５３内の、読出アド
レスＲＤＡで指定されたレジスタからデータが読み出さ
れる。この読み出されたデータは、セレクタ５５の入力
端子Ｂに供給される。また、演算ユニット５７からのデ
ータは、サブルーチンの実行中であるということを条件
に、第２レジスタファイル５３中の、書込アドレスＷＲ
Ａで指定されるレジスタに書き込まれる。

【００１０】セレクタ５４は、セレクト端子Ｓに供給さ
れるレジスタ転送信号ＲＴに従って、入力端子Ａに入力
される第１レジスタファイル５２からのデータ又は入力
端子Ｂに入力される演算ユニット５７からのデータを選
択し、第２レジスタファイル５３に供給する。即ち、命
令デコーダ５１からレジスタ転送信号ＲＴがセレクタ５
４のセレクト端子Ｓに供給される場合は、セレクタ５４
の入力端子Ａ側が選択され、これにより第１レジスタフ
ァイル５２からのデータが、このセレクタ５４を介して
直接（演算ユニット５７を経由しないで）第２レジスタ
ファイル５３に転送される。一方、命令デコーダ５１か
らレジスタ転送信号ＲＴがセレクタ５４のセレクト端子
Ｓに供給されない場合は入力端子Ｂ側が選択され、これ
により演算ユニット５７からのデータが、このセレクタ
５４を介して第２レジスタファイル５３に転送される。

【００１１】セレクタ５５は、バンク切替制御回路５６
からの制御信号に応答して第１レジスタファイル５２か
らのデータ又は第２レジスタファイル５３からのデータ
の何れかを選択して演算ユニット５７に供給する。バン
ク切替制御回路５６は、命令デコーダ５１から信号ＣＡ
ＬＬを受け取った場合に、セレクタ５５の入力端子Ｂ側
を選択し、信号ＲＥＴを受け取った場合に、セレクタ５
５の入力端子Ａ側を選択するような制御信号を生成す
る。従って、メインルーチンを実行中は第１レジスタフ
ァイル５２からのデータが、サブルーチンを実行中は第
２レジスタファイル５３からのデータが演算ユニット５
７に供給される。

【００１２】演算ユニット５７は、命令デコーダ５１か
らの演算信号ＯＰに従って、セレクタ５５からのデータ
に対する演算を実行する。この演算結果は、メインルー
チンを実行中は、第１レジスタファイル５２内の、書込
アドレスＷＲＡで指定されるレジスタに格納され、サブ
ルーチンを実行中は、第２レジスタファイル５２内の、
書込アドレスＷＲＡで指定されるレジスタに格納され
る。

【００１３】この第１の従来技術に係る情報処理装置に
よれば、メインルーチンでコール命令を実行する直前に
レジスタ転送命令を実行することにより、第１レジスタ
ファイルの内容が第２レジスタファイルに複写される。
その結果、メインルーチンにおける処理とサブルーチン
における処理との連続性が維持される。

【００１４】また、バンク切替の第２の従来技術は、メ
インルーチンからサブルーチンをコールする場合に、第
１レジスタファイルから第２レジスタファイルへのパラ
メータの直接転送は行わず、主記憶を介してパラメータ
の受け渡しを行う方法である。即ち、メインルーチンで
は、サブルーチンをコールするに先立って、第２レジス
タファイルにセットすべきパラメータを主記憶の所定領
域にストアする。一方、サブルーチンでは、当該サブル
ーチンの命令を実行するに先立って、主記憶の上記所定
領域から第２レジスタファイルにロードする。この第２
の従来技術では、主記憶の代わりに、メインルーチン及
びサブルーチンの双方からアクセス可能な共通レジスタ
が使用される場合もある。

【００１５】この第２の従来技術に係る情報処理装置で
は、図７に示したセレクタ５４及び第１レジスタファイ
ル５２からセレクタ５４を介して第２レジスタファイル
５３に至るデータ転送経路は不要になる。その結果、上
記第１の従来技術に係る情報処理装置に比べて構成が簡
単になる。

【００１６】更に、バンク切替の第３の従来技術は、所
謂レジスタウインドウと呼ばれる技術である。この第３
の従来技術では、図８に示すように、レジスタファイル
はメインルーチン用領域、サブルーチン用領域及び共通
領域に分けられている。そして、レジスタファイルに
は、例えば物理アドレス０〜４７が付されている。

【００１７】一方、メインルーチンからレジスタファイ
ルにアクセスする場合は、メインルーチン用論理アドレ
ス０〜３１が用られる。この論理アドレス０〜３１のう
ち、論理アドレス０〜１５は物理アドレス１６〜３１に
対応付けられ、論理アドレス１６〜３１は物理アドレス
０〜１６に対応付けられる。同様に、サブルーチンから
レジスタファイルにアクセスする場合は、サブルーチン
用論理アドレス０〜３１が用られる。この論理アドレス
０〜３１のうち、論理アドレス０〜１５は物理アドレス
１６〜３１に対応付けられ、論理アドレス１６〜３１は
物理アドレス３２〜４７に対応付けられる。これらの対
応付けは、例えばメインルーチン及びサブルーチンの各
プログラムをコンパイルする時に行われる。

【００１８】この情報処理装置では、メインルーチン
は、メインルーチン用論理アドレス０〜１５で指定され
る共通領域をパラメータの受け渡し領域、論理アドレス
１６〜３１で指定されるメインルーチン用領域を作業用
領域として使用する。また、サブルーチンは、サブルー
チン用論理アドレス０〜１５で指定される共通領域をパ
ラメータの受け渡し領域、論理アドレス１６〜３１で指
定されるサブルーチン用領域を作業用領域として使用す
る。この場合、メインルーチンの共通領域はサブルーチ
ンの共通領域と物理的に同一であるので、メインルーチ
ンは、サブルーチンコール時にパラメータをサブルーチ
ン用のレジスタファイルに転送する必要がない。その結
果、レジスタバンクの切り替えに伴うオーバーヘッドを
少なくすることができる。

【００１９】この第３の従来技術に係る情報処理装置と
して、例えば特開平７−６４８５７号公報に「データ記
憶装置」が開示されている。この第３の従来技術では、
ウインドウ構成の第１レジスタファイルは読み出しポー
トと書き込みポートを各１つずつ備えたレジスタを備
え、１ウインドウ分の第２レジスタファイルとの間でデ
ータアクセスを行う。このデータ処理装置では、ウイン
ドウポインタの値に応じて第１レジスタファイルの選択
された部分が第２レジスタファイルに置き換えられる。
この置き換えはウインドウポインタの値が変化したとき
に行われる。演算器からレジスタへのアクセスは、第２
レジスタファイルへのアクセスとして処理される。第２
レジスタファイルを構成するレジスタは、演算器の数に
応じた数の読み出しポートと書き込みポートとの他に、
第１レジスタファイルとのデータアクセスのための読み
出しポートと書き込みポートを備える。このように、ウ
インドウ構成の第１レジスタファイルと演算器との間に
第２のレジスタファイルを設けることにより、レジスタ
ファイル全体の回路規模が縮小されている。

【００２０】

【発明が解決しようとする課題】しかしながら、上記第
１の従来技術に係る情報処理装置では、第１レジスタフ
ァイルから第２レジスタファイルにデータを現実に転送
する必要があるので、バンク切替に時間がかかる。具体
的には、レジスタ間のデータ転送には、１データ転送毎
に通常１クロックかかり、レジスタ数が３２であれば、
全データを転送するのに３２クロックかかる。

【００２１】この第１の従来技術では、サブルーチンの
実行前に全データ又は必要なデータを予め転送しておか
なければならないため、転送すべきレジスタの数が多け
れば多いほど、レジスタバンクの切り替えに伴うデータ
転送のオーバーヘッドが大きくなる。しかも、サブルー
チンで実行される関数が小さいために演算時間が３２ク
ロックに満たない場合も多く、このような場合は、演算
ユニット５７の待ち時間が多くなり、その利用効率が上
がらない。特にリアルタイム処理ではデータ転送のオー
バーヘッドによる情報処理装置の処理性能低下は問題で
ある。

【００２２】また、上記第２の従来技術に係る情報処理
装置では、主記憶や共有レジスタを経由してルーチン間
のデータ受け渡しを行うので、この処理に時間がかかり
実効処理性能が落ちる。特に、アクセス速度の遅い主記
憶を経由して第１レジスタファイルに記憶されているデ
ータを第２レジスタファイルに書き込む場合は、バンク
切替に要する時間が大きくなる。また、上記第１及び第
２の従来技術に係る情報処理装置が、複数のルーチンを
並列処理可能な情報処理装置である場合、ルーチン間で
データの排他処理を行う必要があるため更にオーバーヘ
ッドが大きくなり処理性能が低下する。

【００２３】更に、第３の従来技術に係る情報処理装置
によれば、第１レジスタファイルから第２レジスタファ
イルにデータを現実に転送する必要がないのでバンク切
替を迅速に行うことができる。しかし、この第３の従来
技術では、共通領域がハードウェア的に固定されるの
で、レジスタを有効活用できないという問題がある。例
えば、或るソフトウェアではサブルーチンをコールする
場合に少ないパラメータで済むのに、他のソフトウェア
では多くのパラメータを必要とするような場合、共通領
域のサイズが固定であるために使用されないレジスタが
出現したり、レジスタが不足するという事態が発生す
る。

【００２４】また、サブルーチンをデータ転送せずに実
行するためには、予め共通領域に必要なデータを格納し
ておかなければならない。なぜなら、サブルーチンはメ
インルーチン領域からデータを直接読み出すことができ
ず、メインルーチンはサブルーチン領域にデータを直接
書き込んでおくことができないからである。このため、
共通領域にメインルーチンとサブルーチンとで共用され
るデータを選択して格納するようにプログラムし、或い
はコンパイルしなければならず、ソフトウェアの負荷が
大きくなり、汎用性も乏しくなる。

【００２５】本発明は、上述した問題を解消するために
なされたものであり、受け渡すべきパラメータの数に影
響されずに、レジスタファイルを迅速に切り替えること
ができる情報処理装置及びそのレジスタファイル切替方
法を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明の第１の態様に係
る情報処理装置は、上記目的を達成するために、第１命
令の実行時に使用される第１レジスタファイルと、第２
命令の実行時に使用される第２レジスタファイルと、前
記第１命令から前記第２命令が呼び出された時に、前記
第１レジスタファイルが使用される状態から前記第２レ
ジスタファイルが使用される状態に切り替える制御部
と、前記第２命令の実行時に、該第２命令で使用するデ
ータが前記制御部によって切り替えられた前記第２レジ
スタファイルに書き込まれていなければ、前記第１レジ
スタファイルから該データを入手する第１経路と、前記
第２命令の実行時に、該第２命令で使用するデータが前
記制御部によって切り替えられた前記第２レジスタファ
イルに書き込まれていれば、前記第２のレジスタファイ
ルから該データを入手する第２経路と、前記第１経路及
び前記第２経路の何れかから入手されたデータに基づき
前記第２命令を実行した結果を前記第２レジスタファイ
ルに書き込む第３経路、とを備えている。

【００２７】この情報処理装置では、第１命令から第２
命令が呼び出された時に、第１レジスタファイルが使用
される状態から第２レジスタファイルが使用される状態
に切り替えられる。そして、第２命令の実行時は、第２
命令で使用するデータが第２レジスタファイルに未だ書
き込まれていない場合は、第１レジスタファイルから入
手されたデータを使用して命令を実行し、結果を第２レ
ジスタファイルに書き込む。従って、第２命令で使用す
るデータを予め第１レジスタファイルから第２レジスタ
ファイルに転送する必要がないので、レジスタファイル
の切替のオーバーヘッドを小さくできる。また、従来の
レジスタウインドウにおける固定的なサイズの共通領域
とは異なり、第２命令で使用するデータが格納されたレ
ジスタのみが共通領域として使用されることに等しいの
で、使用されないレジスタが出現したり、レジスタが不
足するという事態は発生しない。

【００２８】また、本発明の第２の態様に係る情報処理
装置は、上記と同様の目的で、少なくとも３つの命令の
それぞれに対応し、各命令を実行するために使用される
少なくとも３個のレジスタファイルと、所定の命令から
他の命令が呼び出された時に、前記所定の命令に対応す
る所定のレジスタファイルが使用される状態から前記他
の命令に対応する他のレジスタファイルファイルが使用
される状態に切り替える制御部と、前記他の命令の実行
時に、該他の命令で使用するデータが前記制御部によっ
て切り替えられた前記他のレジスタファイルに書き込ま
れていなければ、前記他のレジスタファイル以外のレジ
スタファイルから該データを入手する第１経路と、前記
他の命令の実行時に、該他の命令で使用されるデータが
前記制御部によって切り替えられた前記他のレジスタフ
ァイルに書き込まれていれば、前記他のレジスタファイ
ルから該データを入手する第２経路と、前記第１経路及
び前記第２経路の何れかから入手されたデータに基づき
前記他の命令を実行した結果を前記他のレジスタファイ
ルに書き込む第３経路、とを備えている。

【００２９】この情報処理装置によれば、３個以上のレ
ジスタファイルを、少ないオーバーヘッドで切り替える
ことができるので、高速なデータ処理が可能になる。

【００３０】また、本発明の第３の態様に係る情報処理
装置のレジスタファイル切替方法は、上記と同様の目的
で、第１命令の実行時に使用される第１レジスタファイ
ルと、第２命令の実行時に使用される第２レジスタファ
イルとを備えた情報処理装置のレジスタファイル切替方
法であって、（ａ）前記第１命令から前記第２命令が呼
び出された時に、前記第１レジスタファイルが使用され
る状態から前記第２レジスタファイルが使用される状態
に切り替えるステップと、（ｂ）前記第２命令の実行時
に、該第２命令で使用するデータが前記ステップ（ａ）
で切り替えられた前記第２レジスタファイルに書き込ま
れていなければ、前記第１レジスタファイルから該デー
タを入手するステップと、（ｃ）前記第２命令の実行時
に、該第２命令で使用するデータが前記ステップ（ａ）
で切り替えられた前記第２レジスタファイルに書き込ま
れていれば、前記第２のレジスタファイルから該データ
を入手するステップと、（ｄ）前記ステップ（ｂ）及び
前記ステップ（ｃ）の何れかで入手されたデータに基づ
き前記第２命令を実行した結果を前記第２レジスタファ
イルに書き込むステップ、とで構成されている。

【００３１】更に、本発明の第４の態様に係る情報処理
装置のレジスタファイル切替方法は、上記と同様の目的
で、少なくとも３つの命令のそれぞれに対応し、各命令
を実行するために使用される少なくとも３個のレジスタ
ファイルを備えた情報処理装置のレジスタファイル切替
方法であって、（ａ）所定の命令から他の命令が呼び出
された時に、前記所定の命令に対応する所定のレジスタ
ファイルが使用される状態から前記他の命令に対応する
他のレジスタファイルファイルが使用される状態に切り
替えるステップと、（ｂ）前記他の命令の実行時に、該
他の命令で使用するデータが前記ステップ（ａ）で切り
替えられた前記他のレジスタファイルに書き込まれてい
なければ、前記他のレジスタファイル以外のレジスタフ
ァイルから該データを入手するステップと、（ｃ）前記
他の命令の実行時に、該他の命令で使用されるデータが
前記ステップ（ａ）で切り替えられた前記他のレジスタ
ファイルに書き込まれていれば、前記他のレジスタファ
イルから該データを入手するステップと、（ｄ）前記ス
テップ（ｂ）及び前記ステップ（ｃ）の何れかで入手さ
れたデータに基づき前記他の命令を実行した結果を前記
他のレジスタファイルに書き込むステップ、とで構成さ
れている。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照しながら説明する。なお、この情報処理装置で
は、２オペランド形式の命令セットが使用され、各オペ
ランドとしてレジスタ及びイミディエイト値が使用され
るものとする。従って、この情報処理装置で使用される
命令は、基本的には、第１オペランドとして指定された
レジスタの内容又はイミディエイト値と第２オペランド
スタとして指定されたレジスタの内容とを演算し、演算
結果を第２オペランドとして指令されたレジスタに格納
するものとする。

【００３３】（実施の形態１）図１は本発明の実施の形
態１に係る情報処理装置の主要部の構成を示すブロック
図である。この情報処理装置は、命令レジスタ１０、命
令デコーダ１１、第１レジスタファイル１２、第２レジ
スタファイル１３、書込済みフラグ１４、セレクタ１５
Ａ及び１５Ｂ、ＡＮＤゲート１６Ａ及び１６Ｂ、サブ実
行中フラグ１７、演算ユニット１８並びにインバータ１
９から構成されている。

【００３４】命令レジスタ１０は、図示しない命令フェ
ッチ機構によって主記憶から読み出された命令を一時記
憶する。この命令レジスタ１０の内容は命令デコーダ１
１に供給される。

【００３５】命令デコーダ１１は、命令レジスタ１０に
記憶されている命令の第１オペランド指定部を抽出し、
第１レジスタアドレスＲＡ１として第１レジスタファイ
ル１２及び第２レジスタファイル１３に供給する。ま
た、命令デコーダ１１は、命令レジスタ１０に記憶され
ている命令の第２オペランド指定部を抽出し、第２レジ
スタアドレスＲＡ２として第１レジスタファイル１２及
び第２レジスタファイル１３に供給する。なお、図１で
は、その経路を省略してあるが、命令の第１オペランド
指定部がイミディエイト値として定義されている場合
は、そのイミディエイト値がそのままセレクタ１５Ａの
入力端子Ａに供給される。同様に、命令の第２オペラン
ド指定部がイミディエイト値として定義されている場合
は、そのイミディエイト値がそのままセレクタ１５Ｂの
入力端子Ａに供給される。

【００３６】更に、命令デコーダ１１は、命令レジスタ
１０に記憶されている命令のオペレーションコード部を
デコードし、各命令を表す信号を生成する。例えば、コ
ール命令（ｃａｌｌ命令）が命令レジスタ１０に記憶さ
れている場合は、命令デコーダ１１は、コール命令を表
す信号ＣＡＬＬを生成し、サブ実行中フラグ１７に供給
する。また、リターン命令（ｒｅｔ命令）が命令レジス
タ１０に記憶されている場合は、命令デコーダ１１は、
リターン命令を表す信号ＲＥＴを生成してサブ実行中フ
ラグ１７に供給する。これら以外の命令、例えば算術演
算命令、論理演算命令、比較命令、移動命令、分岐命令
等が命令レジスタ１０に記憶されている場合は、命令デ
コーダ１１は、各命令を表す演算信号ＯＰを生成して演
算ユニット１８に供給する。

【００３７】第１レジスタファイル１２は、例えば３２
個のレジスタｒ０、ｒ１、・・・、ｒ３１から構成され
ており、第１命令列から成るメインルーチンを実行する
時に使用される。各レジスタはデュアルポートＲＡＭか
ら構成されている。この第１レジスタファイル１２の第
１出力ポートからは、第１レジスタアドレスＲＡ１で指
定されたレジスタの内容が読み出され、セレクタ１５Ａ
の入力端子Ａに供給される。同様に、この第１レジスタ
ファイル１２の第２出力ポートからは、第２レジスタア
ドレスＲＡ２で指定されたレジスタの内容が読み出さ
れ、セレクタ１５Ｂの入力端子Ａに供給される。また、
第１レジスタファイル１２は、サブ実行中フラグ１７か
らの信号ＳＵＢが「０」の状態、即ちメインルーチンが
実行されている状態で書込イネーブルにされ、書き込み
を伴う命令が実行された場合は、第２レジスタアドレス
ＲＡ２で指定されるレジスタに演算ユニット１８からの
データが書き込まれる。

【００３８】第２レジスタファイル１３は、例えば３２
個のレジスタｒ０、ｒ１、・・・、ｒ３１から構成され
ており、第２命令列から成るサブルーチンを実行する時
に使用される。各レジスタはデュアルポートＲＡＭから
構成されている。この第２レジスタファイル１３の第１
出力ポートからは、第１レジスタアドレスＲＡ１で指定
されたレジスタの内容が読み出され、セレクタ１５Ａの
入力端子Ｂに供給される。また、この第２レジスタファ
イル１３の第２出力ポートからは、第２レジスタアドレ
スＲＡ２で指定されたレジスタの内容が読み出され、セ
レクタ１５Ｂの入力端子Ｂに供給される。また、第２レ
ジスタファイル１３は、サブ実行中フラグ１７からの信
号ＳＵＢが「１」の状態、即ちサブルーチンが実行され
ている状態で書込イネーブルにされ、書き込みを伴う命
令が実行された場合は、第２レジスタアドレスＲＡ２で
指定されるレジスタに演算ユニット１８からのデータが
書き込まれる。

【００３９】書込済みフラグ１４は、３２個のフラグｆ
０、ｆ１、・・・、ｆ３１から構成されている。３２個
のフラグｆ０、ｆ１、・・・、ｆ３１のぞれぞれは、第
２レジスタファイル１３を構成する３２個のレジスタｒ
０、ｒ１、・・・、ｒ３１のぞれぞれに対応している。
この書込済みフラグ１４は、例えば１ビットのデュアル
ポートＲＡＭで構成できる。なお、この書込済みフラグ
１４は、デュアルポートＲＡＭに限らず、レジスタ、フ
リップフロップ等で構成してもよい。

【００４０】この書込済みフラグ１４の第１出力ポート
からは、第１レジスタアドレスＲＡ１で指定されたフラ
グが読み出され、ＡＮＤゲート１６Ａに供給される。同
様に、この書込済みフラグ１４の第２出力ポートから
は、第２レジスタアドレスＲＡ２で指定されたフラグが
読み出され、ＡＮＤゲート１６Ｂに供給される。また、
サブ実行中フラグ１７からの信号ＳＵＢが「１」の状
態、即ちサブルーチンが実行されている状態で書き込み
を伴う命令が実行された場合に、書込済みフラグ１４内
の、第２レジスタアドレスＲＡ２で指定されるフラグが
「１」にセットされる。更に、書込済みフラグ１４を構
成する全フラグは、メインルーチンでコール命令が実行
された時に、即ち、命令デコーダ１１からの信号ＣＡＬ
Ｌが「１」にされた時に一斉に「０」にクリアされる。

【００４１】セレクタ１５Ａは、ＡＮＤゲート１６Ａか
らの選択信号に従って、第１レジスタファイル１２の第
１出力ポートからのデータ及び第２レジスタファイル１
３の第１出力ポートからのデータの何れかを選択し、第
１オペランドのデータとして演算ユニット１８に供給す
る。同様に、セレクタ１５Ｂは、ＡＮＤゲート１６Ｂか
らの選択信号に従って、第１レジスタファイル１２の第
２出力ポートからのデータ及び第２レジスタファイル１
３の第２出力ポートからのデータの何れかを選択し、第
２オペランドのデータとして演算ユニット１８に供給す
る。

【００４２】サブ実行中フラグ１７は、サブルーチンの
実行中であるかどうかを記憶する。このサブ実行中フラ
グ１７は、メインルーチンの実行中は「０」にクリアさ
れ、サブルーチンの実行中は「１」にセットされる。こ
のサブ実行中フラグ１７は、コール命令が命令レジスタ
１０にセットされることにより命令デコーダ１１からの
信号ＣＡＬＬが「１」になった時に「１」にセットさ
れ、リターン命令が命令レジスタ１０にセットされるこ
とにより命令デコーダ１１からの信号ＲＥＴが「１」に
なった時に、「０」にクリアされる。このサブ実行中フ
ラグ１７の出力は、ＡＮＤゲート１６Ａ及び１６Ｂ並び
にインバータ１９に供給される。

【００４３】ＡＮＤゲート１６Ａは、書込済みフラグ１
４の第１出力ポートからの信号と、サブ実行中フラグ１
７からの信号ＳＵＢとの論理積をとり、結果をセレクタ
１５Ａのセレクト端子Ｓに供給する。メインルーチンを
実行中はサブ実行中フラグ１７からの信号ＳＵＢは
「０」になるので、ＡＮＤゲート１６Ａは「０」を出力
する。これにより、セレクタ１５Ａの入力端子Ａが選択
されるので、メインルーチンを実行中は、第１レジスタ
ファイル１２の第１出力ポートからのデータが第１オペ
ランドのデータとして演算ユニット１８に供給される。

【００４４】一方、サブルーチンを実行中はサブ実行中
フラグ１７からの信号ＳＵＢは「１」になるので、ＡＮ
Ｄゲート１６Ａの出力は、書込済みフラグ１４の第１出
力ポートからの信号によって決定される。即ち、書込済
みフラグ１４の第１出力ポートからの信号が「０」（未
書込）であればＡＮＤゲート１６Ａは「０」を出力す
る。これにより、セレクタ１５Ａの入力端子Ａが選択さ
れるので、第１レジスタファイル１２の第１出力ポート
からのデータが第１オペランドのデータとして演算ユニ
ット１８に供給される。一方、書込済みフラグ１４の第
１出力ポートからの信号が「１」（書込済み）であれば
ＡＮＤゲート１６Ａは「１」を出力する。これにより、
セレクタ１５Ａの入力端子Ｂが選択されるので、第２レ
ジスタファイル１２の第１出力ポートからのデータが第
１オペランドのデータとして演算ユニット１８に供給さ
れる。

【００４５】同様に、ＡＮＤゲート１６Ｂは、書込済み
フラグ１４の第２出力ポートからの信号と、サブ実行中
フラグ１７からの信号との論理積をとり、結果をセレク
タ１５Ｂのセレクト端子Ｓに供給する。メインルーチン
を実行中はサブ実行中フラグ１７からの信号ＳＵＢは
「０」になるので、ＡＮＤゲート１６Ｂは「０」を出力
する。これにより、セレクタ１５Ｂの入力端子Ａが選択
されるので、メインルーチンを実行中は、第１レジスタ
ファイル１２の第２出力ポートからのデータが第２オペ
ランドのデータとして演算ユニット１８に供給される。

【００４６】一方、サブルーチンを実行中はサブ実行中
フラグ１７からの信号ＳＵＢは「１」になるので、ＡＮ
Ｄゲート１６Ｂの出力は、書込済みフラグ１４の第２出
力ポートからの信号によって決定される。即ち、書込済
みフラグ１４の第２出力ポートからの信号が「０」（未
書込）であればＡＮＤゲート１６Ｂは「０」を出力す
る。これにより、セレクタ１５Ｂの入力端子Ａが選択さ
れるので、第１レジスタファイル１２の第２出力ポート
からのデータが第２オペランドのデータとして演算ユニ
ット１８に供給される。一方、書込済みフラグ１４の第
２出力ポートからの信号が「１」（書込済み）であれば
ＡＮＤゲート１６Ｂは「１」を出力する。これにより、
セレクタ１５Ｂの入力端子Ｂが選択されるので、第２レ
ジスタファイル１３の第２出力ポートからのデータが第
２オペランドのデータとして演算ユニット１８に供給さ
れる。

【００４７】演算ユニット１８は、命令デコーダ１１か
らの演算信号ＯＰに応じて、セレクタ１５Ａからの第１
オペランドのデータとセレクタ１５Ｂからの第２オペラ
ンドのデータとを演算し、演算結果を第１レジスタファ
イル１２又は第２レジスタファイル１３に格納する。第
１レジスタファイル１２又は第２レジスタファイル１３
の何れに格納されるかは、サブ実行中フラグ１７から出
力される信号ＳＵＢによって決定される。

【００４８】インバータ１９は、サブ実行中フラグ１７
からの信号ＳＵＢを反転し、第１レジスタファイル１２
の書込イネーブル端子ＷＥに供給する。第２レジスタフ
ァイル１３の書込イネーブル端子ＷＥには、サブ実行中
フラグ１７からの信号ＳＵＢがそのまま供給される。こ
れにより、メインルーチンを実行中は第１レジスタファ
イル１２が書込イネーブルにされ、サブルーチンを実行
中は第２レジスタファイル１３が書込イネーブルにされ
る。

【００４９】次に、以上のように構成される情報処理装
置の動作を、図２に示すプログラムを実行する場合を例
に挙げて説明する。なお、初期状態では、サブ実行中フ
ラグ１７はゼロにセットされており、書込済みフラグ１
４の内容も全てゼロにセットされているものとする。

【００５０】図２に示すメインルーチンは、ｍｏｖ命令
「ｍｏｖ Ｐａｒａｍ１，ｒ２０」でパラメータＰａｒ
ａｍ１をレジスタｒ２０にセットし、ｍｏｖ命令「ｍｏ
ｖＰａｒａｍ２，ｒ２１」でパラメータＰａｒａｍ２を
レジスタｒ２１にセットし、ｃａｌｌ命令「ｃａｌｌ
Ｆｕｎｃ，ｒ１９」で、関数戻り値レジスタとしてレジ
スタｒ１９を指定してＦｕｎｃで指定されるサブルーチ
ンをコールし、サブルーチンからのリターンがあった場
合に、ｃｍｐ命令「ｃｍｐ ０，ｒ１９」でレジスタｒ
１９の内容を「０」と比較するというプログラムであ
る。

【００５１】一方、図２に示すサブルーチンは、ｍｏｖ
命令「ｍｏｖ １，ｒ３０」でレジスタｒ３０に「１」
をセットし、ａｄｄ命令「ａｄｄ ｒ２０，ｒ３０」で
レジスタｒ２０の内容をレジスタｒ３０の内容に加算
し、ａｄｄ命令「ａｄｄ ｒ２１，ｒ３０」でレジスタ
ｒ２１の内容をレジスタｒ３０の内容に加算し、その後
種々の命令を実行し、ｍｏｖ’命令「ｍｏｖ’ ｒ３
０，ｒ１９」でレジスタｒ３０の内容をレジスタｒ１９
に移し、その後、ｒｅｔ命令でメインルーチンに復帰す
るというプログラムである。なお、ｍｏｖ’命令「ｍｏ
ｖ’ ｒ３０，ｒ１９」は、第２レジスタファイル１３
内のレジスタｒ３０の内容を第１レジスタファイル１２
内のレジスタｒ１９に移す機能を有する特殊命令であ
る。

【００５２】この情報処理装置では、図示しない命令フ
ェッチ機構は、図示しない主記憶からｍｏｖ命令「ｍｏ
ｖ Ｐａｒａｍ１，ｒ２０」をフェッチして命令レジス
タ１０に格納する。命令デコーダ１１は、命令レジスタ
１０に記憶されている命令の第１オペランド指定部の値
Ｐａｒａｍ１をそのままセレクタ１５Ａの入力端子Ａに
供給する。

【００５３】また、命令デコーダ１１は、命令レジスタ
１０に格納されている命令の第２オペランド指定部をデ
コードしてレジスタｒ２０を指定する第２レジスタアド
レスＲＡ２を生成する。この第２レジスタアドレスＲＡ
２は、第１レジスタファイル１２、第２レジスタファイ
ル１３及び書込済みフラグ１４に供給される。これによ
り、第１レジスタファイル１２内のレジスタｒ２０の内
容がその第２出力ポートから読み出され、セレクタ１５
Ｂの入力端子Ａに供給される。同様に、第２レジスタフ
ァイル１３内のレジスタｒ２０の内容がその第２出力ポ
ートから読み出され、セレクタ１５Ｂの入力端子Ｂに供
給される。更に、書込済みフラグ１４内のフラグｆ２０
がその第２出力ポートから読み出され、ＡＮＤゲート１
６Ｂに供給される。

【００５４】また、命令デコーダ１１は、命令レジスタ
１０に格納されている命令のオペレーションコード部を
デコードし、ｍｏｖ命令を表す演算信号ＯＰを生成して
演算ユニット１８に供給する。なお、この場合、命令レ
ジスタ１０に格納されている命令はｃａｌｌ命令及びｒ
ｅｔ命令の何れでもないので、信号ＣＡＬＬ及び信号Ｒ
ＥＴは何れも生成されず、サブ実行中フラグ１７は
「０」のままである。従って、ＡＮＤゲート１６Ａ及び
１６Ｂの何れも「０」を出力する。その結果、セレクタ
１５Ａ及び１５Ｂの各入力端子Ａが選択され、第１オペ
ランドのデータとして値Ｐａｒａｍ１が、第２オペラン
ドのデータとして第１レジスタファイル１２のレジスタ
ｒ２０の内容がそれぞれ演算ユニット１８に供給され
る。

【００５５】演算ユニット１８は、命令デコーダ１１か
らｍｏｖ命令を表す演算信号ＯＰが供給されることによ
り、第２オペランドのデータは無視し、第１オペランド
のデータ、つまり値Ｐａｒａｍ１を通過させる。この演
算ユニット１８から出力された値Ｐａｒａｍ１は、第１
レジスタファイル１２及び第２レジスタファイル１３の
各入力端子に供給される。ここで、サブ実行中フラグ１
７は「０」であるので、第１レジスタファイル１２の書
込イネーブル端子ＷＥには「１」が、第２レジスタファ
イル１３の書込イネーブル端子ＷＥには「０」がそれぞ
れ供給されている。従って、演算ユニット１８から出力
された値Ｐａｒａｍ１は、第１レジスタファイル１２内
の、第２レジスタアドレスＲＡ２で指定されているレジ
スタｒ２０に書き込まれる。以上の動作により、ｍｏｖ
命令「ｍｏｖ Ｐａｒａｍ１，ｒ２０」の実行が完了す
る。

【００５６】次のｍｏｖ命令「ｍｏｖ Ｐａｒａｍ２，
ｒ２１」も上記と全く同様にして実行される。次に、命
令フェッチ機構によって主記憶からｃａｌｌ命令「ｃａ
ｌｌＦｕｎｃ，ｒ１９」が読み出され、命令レジスタ１
０に格納される。命令デコーダ１１は、命令レジスタ１
０に記憶されている命令の第２オペランド指定部をデコ
ードすることによりレジスタｒ１９を指定する第２レジ
スタアドレスＲＡ２を生成する。この第２レジスタアド
レスＲＡ２は、図示しない退避データレジスタに格納さ
れる。この退避データレジスタの内容は、特殊命令「ｍ
ｏｖ’ ｒ３０，ｒ１９」を実行する時に参照される
（詳細後述）。また、このｃａｌｌ命令「ｃａｌｌ Ｆ
ｕｎｃ，ｒ１９」の次のｃｍｐ命令「ｃｍｐ ０，ｒ１
９」の命令アドレスが退避アドレスレジスタに格納され
る。この退避アドレスレジスタの内容は、ｒｅｔ命令で
使用される（詳細後述）。なお、第２レジスタアドレス
ＲＡ２は、第１レジスタファイル１２、第２レジスタフ
ァイル１３及び書込済みフラグ１４にも供給されるが、
ｃａｌｌ命令の実行には無関係である。

【００５７】また、命令デコーダ１１は、命令レジスタ
１０に記憶されている命令のオペレーションコード部を
デコードすることによりｃａｌｌ命令を表す信号ＣＡＬ
Ｌを生成し、サブ実行中フラグ１７及び書込済みフラグ
１４に供給する。これにより、サブ実行中フラグ１７
は、「１」にセットされる。なお、ｃａｌｌ命令は、レ
ジスタｒ１９にデータを書き込む命令ではないので、書
込済みフラグ１４内のフラグｆ１９は変化しない。

【００５８】なお、演算ユニット１８は、命令デコーダ
１１が演算信号ＯＰを生成しない（信号ＣＡＬＬを生成
する）ので動作しない。また、信号ＣＡＬＬが生成され
ることにより、図示しない命令カウンタに、ファンクシ
ョンコードＦｕｎｃに対応する命令アドレス、即ちサブ
ルーチンの先頭アドレスがセットされる。以上の動作に
より、ｃａｌｌ命令「ｃａｌｌ Ｆｕｎｃ，ｒ１９」の
実行が完了し、次の命令サイクルからサブルーチンの実
行が開始される。

【００５９】サブルーチンの実行が開始されると、命令
フェッチ機構は主記憶からｍｏｖ命令「ｍｏｖ １，ｒ
３０」を読み出し、命令レジスタ１０に格納する。命令
デコーダ１１は、命令レジスタ１０に格納されている命
令の第１オペランド指定部の値「１」をそのままセレク
タ１５Ａの入力端子Ａに供給する。

【００６０】また、命令デコーダ１１は、命令レジスタ
１０に格納されている命令の第２オペランド指定部をデ
コードしてレジスタｒ３０を指定する第２レジスタアド
レスＲＡ２を生成する。この第２レジスタアドレスＲＡ
２は、第１レジスタファイル１２、第２レジスタファイ
ル１３及び書込済みフラグ１４に供給される。これによ
り、第１レジスタファイル１２内のレジスタｒ２０の内
容がその第２出力ポートから読み出され、セレクタ１５
Ｂの入力端子Ａに供給される。同様に、第２レジスタフ
ァイル１３内のレジスタｒ２０の内容がその第２出力ポ
ートから読み出され、セレクタ１５Ｂの入力端子Ｂに供
給される。更に、書込済みフラグ１４内のフラグｆ２０
がその第２出力ポートから読み出され、ＡＮＤゲート１
６Ｂに供給される。

【００６１】また、命令デコーダ１１は、命令レジスタ
１０に格納されている命令のオペレーションコード部を
デコードし、ｍｏｖ命令を表す演算信号ＯＰを生成して
演算ユニット１８に供給する。この場合、命令レジスタ
１０に格納されている命令はｃａｌｌ命令及びｒｅｔ命
令の何れでもないので、サブ実行中フラグ１７は、
「１」にセットされたままである。また、第２レジスタ
ファイル１３への書き込みは未だ実行されていないの
で、書込済みフラグ１４内の全フラグは「０」にクリア
されたままである。従って、ＡＮＤゲート１６Ａ及び１
６Ｂの何れも「０」を出力する。その結果、セレクタ１
５Ａ及び１５Ｂの各入力端子Ａが選択され、第１オペラ
ンドのデータとして値「１」が、第２オペランドのデー
タとして第１レジスタファイル１２のレジスタｒ３０の
内容がそれぞれ演算ユニット１８に供給される。

【００６２】演算ユニット１８は、命令デコーダ１１か
らのｍｏｖ命令を表す演算信号ＯＰが入力されることに
より、第２オペランドのデータは無視し、第１オペラン
ドのデータ、つまり値「１」を通過させる。この演算ユ
ニット１８から出力された値「１」は、第１レジスタフ
ァイル１２及び第２レジスタファイル１３の各入力端子
に供給される。ここで、サブ実行中フラグ１７は「１」
であるので、第１レジスタファイル１２の書込イネーブ
ル端子ＷＥには「０」が、第２レジスタファイル１３の
書込イネーブル端子ＷＥには「１」がそれぞれ供給され
ている。従って、演算ユニット１８から出力された値
「１」は、第２レジスタファイル１３内の、第２レジス
タアドレスＲＡ２で指定されているレジスタｒ３０に書
き込まれる。同時に、書込済みフラグ１４内の、第２レ
ジスタアドレスＲＡ２で指定されているフラグｆ３０に
「１」が書き込まれる。以上の動作により、ｍｏｖ命令
「ｍｏｖ １，ｒ３０」の実行が完了する。

【００６３】次に、命令フェッチ機構によって主記憶か
らａｄｄ命令「ａｄｄ ｒ２０，ｒ３０」が読み出さ
れ、命令レジスタ１０に格納される。命令デコーダ１１
は、命令レジスタ１０に格納されている命令の第１オペ
ランド指定部をデコードすることによりレジスタｒ２０
を指定する第１レジスタアドレスＲＡ１を生成し、第１
レジスタファイル１２、第２レジスタファイル１３及び
書込済みフラグ１４に供給する。これにより、第１レジ
スタファイル１２の第１出力ポートからレジスタｒ２０
の内容が読み出されてセレクタ１５Ａの入力端子Ａに供
給される。同様に、第２レジスタファイル１３の第１出
力ポートからレジスタｒ２０の内容が読み出されてセレ
クタ１５Ａの入力端子Ｂに供給される。また、書込済み
フラグ１４の第１出力ポートからフラグｆ２０が読み出
されてＡＮＤゲート１６Ａに供給される。

【００６４】同様に、命令デコーダ１１は、命令レジス
タ１０に格納されている命令の第２オペランド指定部を
デコードすることによりレジスタｒ３０を指定する第２
レジスタアドレスＲＡ２を生成し、第１レジスタファイ
ル１２、第２レジスタファイル１３及び書込済みフラグ
１４に供給する。これにより、第１レジスタファイル１
２の第２出力ポートからレジスタｒ３０の内容が読み出
されてセレクタ１５Ｂの入力端子Ａに供給される。同様
に、第２レジスタファイル１３の第２出力ポートからレ
ジスタｒ３０の内容が読み出されてセレクタ１５Ｂの入
力端子Ｂに供給される。また、書込済みフラグ１４の第
２出力ポートからフラグｆ３０が読み出されてＡＮＤゲ
ート１６Ｂに供給される。

【００６５】ここで、サブ実行中フラグ１７は「１」で
あり、書込済みフラグ１４の第１出力ポートからフラグ
ｆ２０として「０」が読み出されるので、ＡＮＤゲート
１６Ａは「０」を出力する。これにより、セレクタ１５
Ａの入力端子Ａ側が選択されるので、第１レジスタファ
イル１２の第１出力ポートからのデータ、つまりレジス
タｒ２０の内容が第１オペランドのデータとして演算ユ
ニット１８に供給される。また、書込済みフラグ１４の
第２出力ポートからフラグｆ３０として「１」が読み出
されるので、ＡＮＤゲート１６Ａは「１」を出力する。
これにより、セレクタ１５Ｂの入力端子Ｂ側が選択され
るので、第２レジスタファイル１３の第２出力ポートか
らのデータ、つまりレジスタｒ３０の内容が第２オペラ
ンドのデータとして演算ユニット１８に供給される。

【００６６】演算ユニット１８は、セレクタ１５Ａから
のデータとセレクタ１５Ｂからのデータとを加算し、結
果を第１レジスタファイル１２及び第２レジスタファイ
ル１３の各入力端子に供給する。この際、サブ実行中フ
ラグ１７は「１」であるので、第１レジスタファイル１
２の書込イネーブル端子ＷＥに「０」が供給され、第２
レジスタファイル１３の書込イネーブル端子ＷＥに
「１」が供給されている。従って、上記演算結果は、第
２レジスタファイル１３内の、第２レジスタアドレスＲ
Ａ２で指定されるレジスタｒ３０に書き込まれる。な
お、書込済みフラグ１４内のフラグｆ３０は既に「１」
にセットされている。以上により、第１レジスタファイ
ル１２内のレジスタｒ２０の内容と第２レジスタファイ
ル１３内のレジスタｒ３０の内容とが加算され、結果が
第２レジスタファイル１３内のレジスタｒ３０に格納さ
れ、ａｄｄ命令「ａｄｄ ｒ２０，ｒ３０」の実行が完
了する。

【００６７】次のａｄｄ命令「ａｄｄ ｒ２１，ｒ３
０」も上記ａｄｄ命令「ａｄｄ ｒ２０，ｒ３０」と同
様の動作で実行される。即ち、第１レジスタファイル１
２内のレジスタｒ２１の内容と第２レジスタファイル１
３内のレジスタｒ３０の内容とが加算され、結果が第２
レジスタファイル１３内のレジスタｒ３０に格納され、
ａｄｄ命令「ａｄｄ ｒ２１，ｒ３０」の実行が完了す
る。

【００６８】次いで、種々の命令が実行された後にｍｏ
ｖ’命令「ｍｏｖ’ ｒ３０，ｒ１９」が実行される。
なお、上記種々の命令の実行において、退避データレジ
スタの内容に基づいて、ｍｏｖ’命令の第２オペランド
としてレジスタｒ１９が使用されるように処理される。
このｍｏｖ’命令「ｍｏｖ’ ｒ３０，ｒ１９」は、第
１オペランド指定部でイミディエイト値が指定される代
わりにレジスタが指定され、且つ、第２オペランド指定
部で指定されるレジスタｒ１９が強制的に第１レジスタ
ファイル１２内のレジスタｒ１９になる点を除けば、上
述したｍｏｖ命令と同じである。このｍｏｖ’命令の実
行により、関数戻り値として第２レジスタファイル１３
内のレジスタｒ３０に格納されているデータが、第１レ
ジスタファイル１２内のレジスタｒ１９に移動される。

【００６９】次に、命令フェッチ機構によって主記憶か
らｒｅｔ命令が読み出され、命令レジスタ１０に格納さ
れる。命令デコーダ１１は、命令レジスタ１０に記憶さ
れている命令のオペレーションコード部をデコードする
ことによりｒｅｔ命令を表す信号ＲＥＴを生成し、サブ
実行中フラグ１７に供給する。これにより、サブ実行中
フラグ１７は、「０」にクリアされる。従って、次の命
令サイクルからは第１レジスタファイル１２が使用され
ることになる。

【００７０】また、信号ＲＥＴが生成されることによ
り、図示しない命令カウンタに、退避アドレスレジスタ
の内容、即ち、ｃｍｐ命令「ｃｍｐ ０，ｒ１９」の命
令アドレスがセットされる。なお、演算ユニット１８
は、命令デコーダ１１が演算信号ＯＰを生成しない（信
号ＲＥＴを生成する）ので動作しない。以上の動作によ
り、ｒｅｔ命令の実行が完了し、次の命令サイクルから
メインルーチンの実行が再開される。

【００７１】メインルーチンの実行が再開されると、命
令フェッチ機構は主記憶からｃｍｐ命令「ｃｍｐ ０，
ｒ１９」を読み出し、命令レジスタ１０に格納する。命
令デコーダ１１は、命令レジスタ１０に格納されている
命令の第１オペランド指定部の値「０」をそのままセレ
クタ１５Ａの入力端子Ａに供給する。

【００７２】また、命令デコーダ１１は、命令レジスタ
１０に格納されている命令の第２オペランド指定部をデ
コードしてレジスタｒ１９を指定する第２レジスタアド
レスＲＡ２を生成する。この第２レジスタアドレスＲＡ
２は、第１レジスタファイル１２、第２レジスタファイ
ル１３及び書込済みフラグ１４に供給される。これによ
り、第１レジスタファイル１２内のレジスタｒ１９の内
容がその第２出力ポートから読み出され、セレクタ１５
Ｂの入力端子Ａに供給される。同様に、第２レジスタフ
ァイル１３内のレジスタｒ１９の内容がその第２出力ポ
ートから読み出され、セレクタ１５Ｂの入力端子Ｂに供
給される。更に、書込済みフラグ１４内のフラグｆ１９
がその第２出力ポートから読み出され、ＡＮＤゲート１
６Ｂに供給される。

【００７３】また、命令デコーダ１１は、命令レジスタ
１０に格納されている命令のオペレーションコード部を
デコードし、ｃｍｐ命令を表す演算信号ＯＰを生成して
演算ユニット１８に供給する。この場合、命令レジスタ
１０に格納されている命令はｃａｌｌ命令及びｒｅｔ命
令の何れでもないので、サブ実行中フラグ１７は、
「０」のままである。従って、ＡＮＤゲート１６Ａ及び
１６Ｂの何れも「０」を出力する。その結果、セレクタ
１５Ａ及び１５Ｂの各入力端子Ａが選択され、第１オペ
ランドのデータとして値「０」が、第２オペランドのデ
ータとして第１レジスタファイル１２のレジスタｒ１９
の内容がそれぞれ演算ユニット１８に供給される。

【００７４】演算ユニット１８は、命令デコーダ１１か
らｃｍｐ命令を表す演算信号ＯＰが入力されることによ
り、第１オペランドのデータ、つまり値「０」と、第２
オペランドのデータ、つまりレジスタｒ１９の内容とを
比較する。このｃｍｐ命令「ｃｍｐ ０，ｒ１９」で
は、演算結果を第１レジスタファイル１２又は第２レジ
スタファイル１３に格納することは行われず、比較結果
が図示しないステータスレジスタにセットされるだけで
ある。以下同様にして、メインルーチンの命令が順次実
行される。

【００７５】以上説明したように、この実施の形態１に
よれば、サブルーチンをコールする際は、第１レジスタ
ファイル１２に格納されているパラメータを第２レジス
タファイル１３に転送する必要がないので、レジスタフ
ァイルの切替を迅速に行うことができる。また、サブル
ーチンの実行時は、未だ書込が行われていないレジスタ
については第１レジスタファイル１２内のレジスタが参
照され、書込が行われたレジスタについてのみ第２レジ
スタファイル１３内のレジスタが参照される。その結
果、任意の数のレジスタを第１レジスタファイルから第
２レジスタファイルに切り替えるに等しい動作が行われ
ることになるので、従来のレジスタウインドウ技術のよ
うに、共通領域のサイズが固定であるために、アプリケ
ーションによっては、使用されないレジスタが出現した
り、レジスタが不足するという事態を回避できる。

【００７６】また、上述した第３の従来技術では、サブ
ルーチンはメインルーチン用領域を使用することができ
なかったため、必要なパラメータ数が多くなって共通領
域が不足し、メインルーチン用領域から読み出さなけれ
ばならなくなった場合、データ転送が必要になってしま
う。これに対し、本実施の形態１によれば、サブルーチ
ンは第１レジスタファイルのデータを直接読み出すこと
ができるので、そのような不都合は生じない。

【００７７】なお、上述した実施の形態１では、第２レ
ジスタファイル１３のレジスタ数を、第１レジスタファ
イル１２のそれと同一にしたが、例えば図３に示すよう
に、第２レジスタファイル１３のレジスタ数を、第１レ
ジスタファイル１２のそれの半分にすることもできる。
一般のアプリケーションでは、レジスタファイルの半分
程度はバンク切替が不要なアドレスポインタ領域、パラ
メータ領域として使用されるので、この構成によりレジ
スタファイル全体のレジスタ数を少なくできるという利
点がある。なお、第２レジスタファイルのレジスタ数
は、第１レジスタファイルのレジスタ数の半分に限ら
ず、この情報処理装置が適用されるシステムの要求に応
じて任意に決定できる。

【００７８】（実施の形態２）本発明の実施の形態２に
係る情報処理装置は、上記実施の形態１に係る情報処理
装置において、演算ユニット１８からの演算結果を第２
レジスタファイル１３内のレジスタへ書き込むと同時
に、第１レジスタファイル１２内の上記レジスタと同一
のレジスタアドレスを有するレジスタへも書き込むこと
ができるようにしたものである。

【００７９】図４は、この実施の形態２に係る情報処理
装置の構成を示すブロック図である。この情報処理装置
は、上記実施の形態１に係る情報処理装置に、制御レジ
スタ２０、コンパレータ２１及びＯＲゲート２２が追加
されて構成されている。以下では、上記実施の形態１に
係る情報処理装置と異なる点のみを説明する。

【００８０】制御レジスタ２０は、演算結果を書き込む
対象とされる、第１レジスタファイル１２及び第２レジ
スタファイル１３内のレジスタのレジスタアドレスを記
憶する。この制御レジスタ２０は、演算ユニット１８か
らのデータを記憶するように構成してもよいし、所定の
条件が成立した場合に、命令デコーダ１１からのレジス
タアドレスを記憶するように構成してもよい。この制御
レジスタ２０の出力はコンパレータ２１に供給される。

【００８１】コンパレータ２１は、命令デコーダ１１か
らの第２レジスタアドレスＲＡ２と制御レジスタ２０か
らのアドレスデータとを比較する。そして、これらが一
致すれば比較結果信号として「１」を出力し、一致しな
ければ「０」を出力する。この比較結果信号はＯＲゲー
ト２２に供給される。

【００８２】ＯＲゲート２２は、インバータ１９からの
信号及びコンパレータ２１からの比較信号の論理和をと
り、第１レジスタファイル１２の書込イネーブル端子Ｗ
Ｅに供給する。

【００８３】以上の構成において、この情報処理装置の
動作を説明する。今、制御レジスタ２０にレジスタｒ１
９を指定する第２レジスタアドレスＲＡ２が格納されて
おり、この状態で、図２に示したメインルーチン及びサ
ブルーチンが実行されるものとする。但し、サブルーチ
ン内のｍｏｖ’命令「ｍｏｖ’ ｒ３０，ｒ１９」とい
う特殊命令の代わりに、通常のｍｏｖ命令「ｍｏｖ ｒ
３０，ｒ１９」が格納されているものとする。

【００８４】メインルーチン及びサブルーチンの各命令
の動作は、サブルーチン内のｍｏｖ命令「ｍｏｖ ｒ３
０，ｒ１９」の動作を除き、上述した実施の形態１の場
合と同じであるので、以下では、ｍｏｖ命令「ｍｏｖ
ｒ３０，ｒ１９」の動作についてのみ説明する。

【００８５】命令フェッチ機構によって主記憶からｍｏ
ｖ命令「ｍｏｖ ｒ３０，ｒ１９」が読み出され、命令
レジスタ１０に格納されると、命令デコーダ１１は、命
令の第１オペランド指定部をデコードすることにより第
１レジスタアドレスＲＡ１を生成する。この第１レジス
タアドレスは、第１レジスタファイル１２、第２レジス
タファイル１３及び書込済みフラグ１４に供給される。
これにより、第１レジスタファイル１２の第１出力ポー
トからレジスタｒ３０の内容が読み出されてセレクタ１
５Ａの入力端子Ａに供給される。また、第２レジスタフ
ァイル１３の第１出力ポートからレジスタｒ３０の内容
が読み出されてセレクタ１５Ａの入力端子Ｂに供給され
る。更に、書込済みフラグ１４の第１出力ポートからフ
ラグｆ３０が読み出されてＡＮＤゲート１６Ａに供給さ
れる。

【００８６】同様に、命令デコーダ１１は、命令レジス
タ１０に格納されている命令の第２オペランド指定部を
デコードすることにより第２レジスタアドレスＲＡ２を
生成し、第１レジスタファイル１２、第２レジスタファ
イル１３及び書込済みフラグ１４に供給する。これによ
り、第１レジスタファイル１２の第２出力ポートからレ
ジスタｒ１９の内容が読み出されてセレクタ１５Ｂの入
力端子Ａに供給される。また、第２レジスタファイル１
３の第２出力ポートからレジスタｒ１９の内容が読み出
されてセレクタ１５Ｂの入力端子Ｂに供給される。更
に、書込済みフラグ１４の第２出力ポートからフラグｆ
１９が読み出されてＡＮＤゲート１６Ｂに供給される。

【００８７】ここで、サブ実行中フラグ１７は「１」で
あり、書込済みフラグ１４の第１出力ポートからフラグ
ｆ３０として「１」が読み出されるので、ＡＮＤゲート
１６Ａは「１」を出力する。これにより、セレクタ１５
Ａの入力端子Ｂが選択されるので、第２レジスタファイ
ル１３の第１出力ポートから出力されるレジスタｒ３０
の内容が第１オペランドのデータとして演算ユニット１
８に供給される。また、書込済みフラグ１４の第２出力
ポートからフラグｆ３０として「１」が読み出されるの
で、ＡＮＤゲート１６Ｂは「１」を出力する。これによ
り、セレクタ１５Ｂの入力端子Ｂ側が選択されるので、
第２レジスタファイル１３の第２出力ポートから出力さ
れるレジスタｒ３０の内容が第２オペランドのデータと
して演算ユニット１８に供給される。

【００８８】演算ユニット１８は、命令デコーダ１１か
らの演算信号ＯＰによりｍｏｖ命令であることを認識す
ると、セレクタ１５Ａからのデータ、即ち第２レジスタ
ファイル１３のレジスタｒ３０の内容を通過させる。こ
の演算ユニット１８から出力されるデータは、第１レジ
スタファイル１２及び第２レジスタファイル１３の入力
端子に供給される。

【００８９】この際、サブ実行中フラグ１７は「１」で
あるので、第２レジスタファイル１３の書込イネーブル
端子ＷＥに「１」が供給されている。また、命令デコー
ダ１１からの第２レジスタアドレスＲＡ２はレジスタｒ
１９を指定するアドレスであり、制御レジスタ２０には
レジスタｒ１９を指定するアドレスが格納されているの
で、コンパレータ２１は「１」を出力する。従って、Ｏ
Ｒゲート２２から「１」が出力され、第１レジスタファ
イル１２の書込イネーブル端子ＷＥに供給される。従っ
て、上記演算ユニット１８を通過したデータは、第１レ
ジスタファイル１２内の、第２レジスタアドレスＲＡ２
で指定されるレジスタｒ３０及び第２レジスタファイル
１３内の、第２レジスタアドレスＲＡ２で指定されるレ
ジスタｒ３０の双方に書き込まれる。以上により、ｍｏ
ｖ命令「ｍｏｖ ｒ３０，ｒ１９」の実行が完了する。

【００９０】以上説明したように、この実施の形態２に
係る情報処理装置によれば、制御レジスタ２０にセット
されたレジスタアドレスを有するレジスタにデータを書
き込む場合は、第１レジスタファイル１２及び第２レジ
スタファイル１３の双方のレジスタに該データが書き込
まれる。その結果、上述した実施の形態１で使用したｍ
ｏｖ命令「ｍｏｖ’ ｒ３０，ｒ１９」のような特殊命
令を備える必要がない。

【００９１】（実施の形態３）本発明の実施の形態３に
係る情報処理装置は、３個のレジスタファイルを備え、
サブルーチン（以下、「第１サブルーチン」という）か
ら更にサブルーチン（以下、「第２サブルーチン」とい
う）をコールできるように構成されている。

【００９２】図５は、この実施の形態３に係る情報処理
装置の構成を示すブロック図である。この情報処理装置
は、図１に示した情報処理装置からインバータ１９が除
去されると共に、第３レジスタファイル３０、書込済み
フラグ３１、セレクタ３２Ａ及び３２Ｂ、第２サブ実行
中フラグ３３、ＡＮＤゲート３４Ａ及び３４Ｂ、制御信
号生成回路３５、並びにＯＲゲート３６Ａ及び３６Ｂが
追加されることにより構成されている。

【００９３】なお、図５では、図面の煩雑さを避けるた
めに、セレクタ１５Ａ及び１５Ｂとして１つのセレクタ
の記号を示しているが実際には、図１に示すように２つ
のセレクタの記号で示されるべきものである。また、Ａ
ＮＤゲート１６Ａ及び１６Ｂとして１つのＡＮＤゲート
の記号を示しているが実際には、図１に示すように２つ
のＡＮＤゲートの記号で示されるべきものである。更
に、ＯＲゲート３６Ａ及び３６Ｂも２つのＯＲゲートの
記号で示されるべきものである。以下では、上述した実
施の形態１に係る情報処理装置と同一又は相当部分には
同一符号を付して説明を省略又は簡略化し、異なる部分
を中心に説明する。

【００９４】制御信号生成回路３５は、命令デコーダ１
１からの信号ＣＡＬＬ及び信号ＲＥＴ、サブ実行中フラ
グ１７からの信号ＳＵＢ１並びに第２サブ実行中フラグ
３３からの信号ＳＵＢ２に基づいて各種制御信号を生成
する。各種制御信号には、第１レジスタファイル１２に
供給される書込イネーブル信号ＷＥ１、第２レジスタフ
ァイル１３に供給される書込イネーブル信号ＷＥ２、第
３レジスタファイル３０に供給される書込イネーブル信
号ＷＥ３、書込済みフラグ１４及びサブ実行中フラグ１
７に供給される信号ＣＡＬＬ１、書込済みフラグ３１及
び第２サブ実行中フラグ３３に供給される信号ＣＡＬＬ
２、サブ実行中フラグ１７に供給される信号ＲＥＴ１、
第２サブ実行中フラグ３３に供給される信号ＲＥＴ２が
含まれる。各信号の意味は、以下において出現する都度
説明する。

【００９５】第１レジスタファイル１２は、制御信号生
成回路３５からの書込イネーブル信号ＷＥ１によって書
込可能にされる。制御信号生成回路３５は、メインルー
チンが実行されている時に、即ち、信号ＳＵＢ１及び信
号ＳＵＢ２が双方とも「０」である時に書込イネーブル
信号ＷＥ１を「１」にする。

【００９６】セレクタ１５Ａは、ＡＮＤゲート１６Ａか
らの選択信号に従って、第１レジスタファイル１２の第
１出力ポートからのデータ及びセレクタ３２Ａからのデ
ータの何れかを選択し、第１オペランドのデータとして
演算ユニット１８に供給する。ここで、ＡＮＤゲート１
６Ａには、サブ実行中フラグ１７からの信号ＳＵＢ１と
ＯＲゲート３６Ａからの信号とが入力されるようになっ
ている。また、ＯＲゲート３６Ａには、書込済みフラグ
１４の第１出力ポートからの信号とＡＮＤゲート３４Ａ
からの信号とが入力されるようになっている。

【００９７】同様に、セレクタ１５Ｂは、ＡＮＤゲート
１６Ｂからの選択信号に従って、第１レジスタファイル
１２の第２出力ポートからのデータ及びセレクタ３２Ｂ
からのデータの何れかを選択し、第２オペランドのデー
タとして演算ユニット１８に供給する。ここで、ＡＮＤ
ゲート１６Ｂには、サブ実行中フラグ１７からの信号Ｓ
ＵＢ１とＯＲゲート３６Ｂからの信号とが入力されるよ
うになっている。また、ＯＲゲート３６Ｂには、書込済
みフラグ１４の第２出力ポートからの信号とＡＮＤゲー
ト３４Ｂからの信号とが入力されるようになっている。

【００９８】第２レジスタファイル１３の第１出力ポー
トからのデータはセレクタ３２Ａの入力端子Ａに供給さ
れ、第２出力ポートからのデータはセレクタ３２Ｂの入
力端子Ａに供給される。また、この第２レジスタファイ
ル１３は、制御信号生成回路３５からの書込イネーブル
信号ＷＥ２によって書込可能にされる。制御信号生成回
路３５は、第１サブルーチンが実行されている時に、即
ち、信号ＳＵＢ１が「１」であり、且つ信号ＳＵＢ２が
「０」である時に書込イネーブル信号ＷＥ２を「１」に
する。

【００９９】また、書込済みフラグ１４を構成する全フ
ラグは、信号ＣＡＬＬ１が「１」にされた時に一斉に
「０」にクリアされる。制御信号生成回路３５は、メイ
ンルーチンでｃａｌｌ命令が実行された時、即ち、信号
ＳＵＢ１及び信号ＳＵＢ２が双方とも「０」であり且つ
命令デコーダ１１から信号ＣＡＬＬが出力された時に信
号ＣＡＬＬ１を「１」にする。

【０１００】第３レジスタファイル３０の構成は、第２
レジスタファイル１３の構成と同じであり、第２サブル
ーチンを実行する時に使用される。この第３レジスタフ
ァイル３０の第１出力ポートからは、第１レジスタアド
レスＲＡ１で指定されたレジスタの内容が読み出され、
セレクタ３２Ａの入力端子Ｂに供給される。また、この
第３レジスタファイル３０の第２出力ポートからは、第
２レジスタアドレスＲＡ２で指定されたレジスタの内容
が読み出され、セレクタ３２Ｂの入力端子Ｂに供給され
る。また、この第３レジスタファイル３０は、制御信号
生成回路３５からの書込イネーブル信号ＷＥ３によって
書込可能にされる。制御信号生成回路３５は、第２サブ
ルーチンが実行されている時に、即ち、信号ＳＵＢ１が
「１」且つ信号ＳＵＢ２が「１」である時に書込イネー
ブル信号ＷＥ３を「１」にする。

【０１０１】書込済みフラグ３１の構成は、書込済みフ
ラグ１４の構成と同じである。この書込済みフラグ３１
の第１出力ポートからは、第１レジスタアドレスＲＡ１
で指定されたフラグが読み出され、ＡＮＤゲート３４Ａ
に供給される。また、この書込済みフラグ１４の第２出
力ポートからは、第２レジスタアドレスＲＡ２で指定さ
れたフラグが読み出され、ＡＮＤゲート３４Ｂに供給さ
れる。また、上記書込イネーブル信号ＷＥ３が「１」の
状態で書き込みを伴う命令が実行された場合に、書込済
みフラグ３１内の、第２レジスタアドレスＲＡ２で指定
されるフラグが「１」にセットされる。更に、書込済み
フラグ３１を構成する全フラグは、信号ＣＡＬＬ２が
「１」にされた時に一斉に「０」にクリアされる。制御
信号生成回路３５は、第１サブルーチンでｃａｌｌ命令
が実行された時、即ち、信号ＳＵＢ１が「１」、信号Ｓ
ＵＢ２が「０」、且つ命令デコーダ１１から信号ＣＡＬ
Ｌが出力された時に信号ＣＡＬＬ２を「１」にする。

【０１０２】セレクタ３２Ａは、ＡＮＤゲート３４Ａか
らの選択信号に従って、第２レジスタファイル１３の第
１出力ポートからのデータ及び第３レジスタファイル３
０の第１出力ポートからのデータの何れかを選択し、セ
レクタ１５Ａの入力端子Ｂに供給する。ここで、ＡＮＤ
ゲート３４Ａには、第２サブ実行中フラグ３３からの信
号ＳＵＢ２と書込済みフラグ３１の第１出力ポートから
の信号とが入力されるようになっている。

【０１０３】同様に、セレクタ３２Ｂは、ＡＮＤゲート
３４Ｂからの選択信号に従って、第２レジスタファイル
１３の第２出力ポートからのデータ及び第３レジスタフ
ァイル３０の第２出力ポートからのデータの何れかを選
択し、セレクタ１５Ｂの入力端子Ｂに供給する。ここ
で、ＡＮＤゲート３４Ｂには、第２サブ実行中フラグ３
３からの信号ＳＵＢ２と書込済みフラグ３１の第２出力
ポートからの信号とが入力されるようになっている。

【０１０４】また、サブ実行中フラグ１７は、第１サブ
ルーチン及び第２サブルーチンが実行されている間は
「１」にセットされ、メインルーチンが実行されている
間は「０」にクリアされる。具体的には、このサブ実行
中フラグ１７は、上記信号ＣＡＬＬ１によって「１」に
セットされ、信号ＲＥＴ１によって「０」にクリアされ
る。制御信号生成回路３５は、第１サブルーチンでＲＥ
Ｔ命令が実行された時、即ち、信号ＳＵＢ１が「１」で
あり、信号ＳＵＢ２が「０」であり、且つ命令デコーダ
１１から信号ＲＥＴが出力された時に信号ＲＥＴ１を
「１」にする。

【０１０５】第２サブ実行中フラグ３３は、第２サブル
ーチンを実行中であるかどうかを記憶する。この第２サ
ブ実行中フラグ３３は、第２サブルーチンが実行されて
いる間は「１」にセットされ、メインルーチン及び第１
サブルーチンが実行されている間は「０」にクリアされ
る。具体的には、この第２サブ実行中フラグ３３は、上
記信号ＣＡＬＬ２によって「１」にセットされ、信号Ｒ
ＥＴ２によって「０」にクリアされる。制御信号生成回
路３５は、第２サブルーチンでＲＥＴ命令が実行された
時、即ち、信号ＳＵＢ２が「１」であり且つ命令デコー
ダ１１から信号ＲＥＴが出力された時に信号ＲＥＴ２を
「１」にする。この第２サブ実行中フラグ３３からの信
号ＳＵＢ２は、ＡＮＤゲート３４Ａ及３４Ｂに供給され
る。

【０１０６】ＡＮＤゲート３４Ａは、書込済みフラグ３
１の第１出力ポートからの信号と、第２サブ実行中フラ
グ３３からの信号ＳＵＢ２との論理積をとり、結果をセ
レクタ３２Ａのセレクト端子Ｓ及びＯＲゲート３６Ａに
供給する。第１サブルーチンを実行中は第２サブ実行中
フラグ３３からの信号ＳＵＢ２は「０」になるので、Ａ
ＮＤゲート３４Ａは「０」を出力する。これにより、セ
レクタ３２Ａの入力端子Ａが選択されるので、第１サブ
ルーチンを実行中は、第２レジスタファイル１３の第１
出力ポートからのデータが第１オペランドのデータとし
てセレクタ１５Ａを経由して演算ユニット１８に供給さ
れる。

【０１０７】一方、第２サブルーチンを実行中は第２サ
ブ実行中フラグ３３からの信号ＳＵＢ２は「１」である
ので、ＡＮＤゲート３４Ａの出力は、書込済みフラグ３
１の第１出力ポートからの信号によって決定される。即
ち、書込済みフラグ３１の第１出力ポートからの信号が
「０」（未書込）であればＡＮＤゲート３４Ａは「０」
を出力する。これにより、セレクタ３２Ａの入力端子Ａ
が選択されるので、第２レジスタファイル１３の第１出
力ポートからのデータが第１オペランドのデータとして
セレクタ１５Ａを経由して演算ユニット１８に供給され
る。一方、書込済みフラグ３１の第１出力ポートからの
信号が「１」（書込済み）であればＡＮＤゲート３４Ａ
は「１」を出力する。これにより、セレクタ３２Ａの入
力端子Ｂが選択されるので、第３レジスタファイル３０
の第１出力ポートからのデータが第１オペランドのデー
タとしてセレクタ１５Ａを経由して演算ユニット１８に
供給される。

【０１０８】同様に、ＡＮＤゲート３４Ｂは、書込済み
フラグ３３の第２出力ポートからの信号と、第２サブ実
行中フラグ３３からの信号ＳＵＢ２との論理積をとり、
結果をセレクタ３２Ｂのセレクト端子Ｓに供給する。第
１サブルーチンを実行中は第２サブ実行中フラグ３３か
らの信号ＳＵＢ２は「０」になるので、ＡＮＤゲート３
４Ｂは「０」を出力する。これにより、セレクタ３２Ｂ
の入力端子Ａが選択されるので、第１サブルーチンを実
行中は、第２レジスタファイル１３の第２出力ポートか
らのデータがセレクタ１５Ｂを経由して演算ユニット１
８に供給される。

【０１０９】一方、第２サブルーチンを実行中は第２サ
ブ実行中フラグ３３からの信号ＳＵＢ２は「１」である
ので、ＡＮＤゲート３４Ｂの出力は、書込済みフラグ３
１の第２出力ポートからの信号によって決定される。即
ち、書込済みフラグ３１の第２出力ポートからの信号が
「０」（未書込）であればＡＮＤゲート３４Ｂは「０」
を出力する。これにより、セレクタ３２Ｂの入力端子Ａ
が選択されるので、第２レジスタファイル１３の第２出
力ポートからのデータが第２オペランドのデータとして
セレクタ１５Ａを経由して演算ユニット１８に供給され
る。一方、書込済みフラグ３１の第２出力ポートからの
信号が「１」（書込済み）であればＡＮＤゲート３４Ｂ
は「１」を出力する。これにより、セレクタ３２Ｂの入
力端子Ｂが選択されるので、第３レジスタファイル３０
の第２出力ポートからのデータが第２オペランドのデー
タとしてセレクタ１５Ａを経由して演算ユニット１８に
供給される。

【０１１０】次に、以上のように構成される情報処理装
置の動作を説明する。メインルーチンから第１サブルー
チンをコールし、その後メインルーチンへ戻るという動
作は、上述した実施の形態１の場合と同じであるので、
以下では、第１サブルーチンでｃａｌｌ命令を実行する
ことにより第２サブルーチンをコールし、第２サブルー
チンでａｄｄ命令「ａｄｄ ｒ２０，ｒ３０」を実行
し、その後第１サブルーチンに戻るという動作を例に挙
げて説明する。

【０１１１】命令フェッチ機構によって主記憶からｃａ
ｌｌ命令が読み出され、命令レジスタ１０に格納される
と、先ず、上記実施の形態１で説明したように、関数戻
り値を格納するレジスタを指定するための第２レジスタ
アドレスＲＡ２を退避データレジスタに格納する処理及
び次の命令の命令アドレスを退避アドレスレジスタに格
納する処理が行われる。

【０１１２】また、命令デコーダ１１は、命令レジスタ
１０に記憶されている命令のオペレーションコード部を
デコードすることによりｃａｌｌ命令を表す信号ＣＡＬ
Ｌを生成して制御信号生成回路３５に供給する。制御信
号生成回路３５は、これに応答して信号ＣＡＬＬ２を生
成し、書込済みフラグ３１及び第２サブ実行中フラグ３
３に供給する。これにより、書込済みフラグ３１内の全
フラグは、「０」にクリアされる。また、第２サブ実行
中フラグ３３は、「１」にセットされる。以上により、
ｃａｌｌ命令の実行が完了し、次の命令サイクルから第
２サブルーチンの実行が開始される。

【０１１３】第２サブルーチンでは、命令フェッチ機構
によって主記憶からａｄｄ命令「ａｄｄ ｒ２０，ｒ３
０」が読み出され、命令レジスタ１０に格納される。命
令デコーダ１１は、命令レジスタ１０に格納されている
命令の第１オペランド指定部をデコードすることにより
レジスタｒ２０を指定する第１レジスタアドレスＲＡ１
を生成し、第１レジスタファイル１２、第２レジスタフ
ァイル１３、第３レジスタファイル３０、書込済みフラ
グ１４及び書込済みフラグ３１に供給する。これによ
り、第１レジスタファイル１２、第２レジスタファイル
１３及び第３レジスタファイル３０の各第１出力ポート
からレジスタｒ２０の内容が読み出され、それぞれセレ
クタ１５Ａの入力端子Ａ、セレクタ３２Ａの入力端子Ａ
及びセレクタ３２Ａの入力端子Ｂに供給される。また、
書込済みフラグ１４及び書込済みフラグ３１の各第１出
力ポートからフラグｆ２０が読み出され、それぞれＯＲ
ゲート３６Ａ及びＡＮＤゲート３４Ａに供給される。

【０１１４】同様に、命令デコーダ１１は、命令レジス
タ１０に格納されている命令の第２オペランド指定部を
デコードすることによりレジスタｒ３０を指定する第２
レジスタアドレスＲＡ２を生成し、第１レジスタファイ
ル１２、第２レジスタファイル１３、第３レジスタファ
イル３０、書込済みフラグ１４及び書込済みフラグ３１
に供給する。これにより、第１レジスタファイル１２、
第２レジスタファイル１３及び第３レジスタファイル３
０の各第２出力ポートからレジスタｒ３０の内容が読み
出され、それぞれセレクタ１５Ｂの入力端子Ａ、セレク
タ３２Ｂの入力端子Ａ及びセレクタ３２Ｂの入力端子Ｂ
に供給される。また、書込済みフラグ１４及び書込済み
フラグ３１の各第２出力ポートからフラグｆ３０が読み
出され、それぞれＯＲゲート３６Ｂ及びＡＮＤゲート３
４Ｂに供給される。

【０１１５】ここで、第１オペランド及び第２オペラン
ドのデータは次のようにして得られる。即ち、第３レジ
スタファイル３０にデータが格納されたか否か（書込済
みフラグ３１が「１」か否か）によって第２レジスタフ
ァイル１３からのデータを選択するかどうかが決定さ
れ、第２レジスタファイル１３及び第３レジスタファイ
ル３０の何れにもデータが格納されていない場合（書込
済みフラグ１４及び３１の何れもが「０」の場合）に第
１レジスタファイル１２からのデータが選択され、以て
第１オペランド及び第２オペランドのデータが生成され
る。

【０１１６】具体的には、サブ実行中フラグ１７及び３
３は双方とも「１」であるので、書込済みフラグ１４の
第１出力ポートからのフラグｆ２０及び書込済みフラグ
３１の第１出力ポートからのフラグｆ２０の双方が
「０」であれば、ＡＮＤゲート１６Ａは「０」を出力す
るので、セレクタ１５Ａの入力端子Ａ側が選択される。
その結果、第１レジスタファイル１２の第１出力ポート
から読み出されたレジスタｒ２０の内容が第１オペラン
ドのデータとして演算ユニット１８に供給される。な
お、第２レジスタファイル１３及び第３レジスタファイ
ル３０の各レジスタｒ２０から読み出されたデータは無
視される。

【０１１７】また、書込済みフラグ１４の第１出力ポー
トからのフラグｆ２０が「１」であれば、書込済みフラ
グ３１の第１出力ポートからのフラグｆ２０の状態に拘
わらず、ＯＲゲート３６Ａが「１」を出力することによ
りＡＮＤゲート１６Ａは「１」を出力する。これによ
り、セレクタ１５Ａの入力端子Ｂ側が選択される。ま
た、ＡＮＤゲート３４Ａは「１」を出力するので、セレ
クタ３２Ａの入力端子Ａ側が選択される。その結果、第
２レジスタファイル１３の第１出力ポートから読み出さ
れたレジスタｒ２０の内容が、セレクタ３２Ａ及び１５
Ａを経由して、第１オペランドのデータとして演算ユニ
ット１８に供給される。

【０１１８】更に、書込済みフラグ１４の第１出力ポー
トからのフラグｆ２０が「０」であり、且つ書込済みフ
ラグ３１の第１出力ポートからのフラグｆ２０が「１」
であれば、ＡＮＤゲート３４Ａが「１」を出力するので
セレクタ３２Ａの入力端子Ｂ側が選択される。また、Ａ
ＮＤゲート３４Ａが「１」を出力することによりＯＲゲ
ート３６Ａは「１」を出力する。これにより、ＡＮＤゲ
ート１６Ａは「１」を出力するので、セレクタ１５Ａの
入力端子Ｂ側が選択される。その結果、第３レジスタフ
ァイル３０の第１出力ポートから読み出されたレジスタ
ｒ２０の内容が、セレクタ３２Ａ及び１５Ａを経由し
て、第１オペランドのデータとして演算ユニット１８に
供給される。

【０１１９】以上は第１オペランドのデータを得る場合
の動作であるが、第２オペランドのデータも上記と全く
同様の方法で得られる。

【０１２０】演算ユニット１８は、セレクタ１５Ａから
のデータとセレクタ１５Ｂからのデータとを加算し、結
果を第１レジスタファイル１２、第２レジスタファイル
１３及び第３レジスタファイル３０の各入力端子に供給
する。この際、サブ実行中フラグ１７は「１」であり且
つ第２サブ実行中フラグ３１は「１」であるので、制御
信号生成回路３５からの書込イネーブル信号ＷＥ３が
「１」にされる。これにより、上記演算結果は、第３レ
ジスタファイル３０内の、第２レジスタアドレスＲＡ２
で指定されるレジスタｒ３０に書き込まれる。同時に、
書込済みフラグ３１内のフラグｆ３０が「１」にセット
される。

【０１２１】以上により、第１オペランドデータが第１
レジスタファイル１２のレジスタｒ２０から読み出さ
れ、第２オペランドデータが第２レジスタファイル１３
のレジスタｒ３０から読み出されたとすれば、第１レジ
スタファイル１２内のレジスタｒ２０の内容と第２レジ
スタファイル１３内のレジスタｒ３０の内容とが加算さ
れ、結果が第３レジスタファイル３０内のレジスタｒ３
０に格納され、ａｄｄ命令「ａｄｄ ｒ２０，ｒ３０」
の実行が完了する。

【０１２２】一方、第３レジスタファイル３０内のレジ
スタｒ３０に既に書き込みが行われていれば、書込済み
フラグ３３内のフラグｆ３０は「１」にセットされてい
る。この場合、ＡＮＤゲート３４Ｂから「１」が出力さ
れるので、セレクタ３２Ｂの入力端子Ｂが選択される。
その結果、第３レジスタファイル３０のレジスタｒ３０
からのデータがセレクタ３２Ｂによって選択され、第２
オペランドのデータとしてセレクタ１５Ｂを経由して演
算ユニット１８に供給される。

【０１２３】演算ユニット１８は、上記と同様にして演
算を実行する。そして、このａｄｄ命令の演算結果を、
第３レジスタファイル３０内の、第２レジスタアドレス
ＲＡ２で指定されるレジスタｒ３０に書き込む。以上に
より、第１レジスタファイル１２内のレジスタｒ２０の
内容と第３レジスタファイル３０内のレジスタｒ３０の
内容とが加算され、結果が第３レジスタファイル３０内
のレジスタｒ３０に格納され、ａｄｄ命令「ａｄｄ ｒ
２０，ｒ３０」の実行が完了する。

【０１２４】次に、命令フェッチ機構によって主記憶か
らｒｅｔ命令が読み出され、命令レジスタ１０に格納さ
れと、命令デコーダ１１は、命令レジスタ１０に記憶さ
れている命令のオペレーションコード部をデコードする
ことによりｒｅｔ命令を表す信号ＲＥＴを生成し、制御
信号生成回路３５に供給する。制御信号生成回路３５
は、これに応答して信号ＲＥＴ２を生成し、第２サブ実
行中フラグ３３に供給する。これにより、第３サブ実行
中フラグ３３は、「０」にクリアされる。以上により、
ｒｅｔ命令の実行が完了し、次の命令サイクルから第１
サブルーチンの実行が開始されると共に、第２レジスタ
ファイル１３が使用されることになる。

【０１２５】なお、上述した実施の形態３に係る情報処
理装置は、図６に示すように変形できる。図６に示した
情報処理装置では、図５に示したＯＲゲート３６Ａ及び
３６Ｂが削除され、代わりにＯＲゲート３７Ａ及び３７
Ｂが追加されている。この場合も、図５に示した情報処
理装置と同様の機能を実現できる。

【０１２６】以上説明した実施の形態３に係る情報処理
装置によれば、３個のレジスタファイルを、少ないオー
バーヘッドで切り替えることができるので、高速なデー
タ処理が可能になる。

【０１２７】なお、上記実施の形態３では、３個のレジ
スタファイルを有する情報処理装置について説明した
が、レジスタファイル、セレクタ、ＡＮＤゲート及びサ
ブ実行中フラグを適宜追加することにより、４個以上の
レジスタファイルを有する情報処理装置を構成できる。

【０１２８】また、上述した実施の形態１〜３では、２
オペランド命令を処理する情報処理装置を例に挙げて説
明したが、本発明は、１オペランド形式及び３オペラン
ド形式の命令を処理する情報処理装置にも適用できる。
また、上述した実施の形態１〜３では、レジスタファイ
ルとしてデュアルポートＲＡＭを例に挙げて説明した
が、本発明は、１又は３以上のポートを有するＲＡＭに
も適用できる。この場合、ポート数に応じてセレクタや
ＡＮＤゲートの数を決定することができる。また、レジ
スタファイルはＲＡＭに限らず、通常のレジスタやフリ
ップフロップ等で構成してもよい。更に、各命令の実行
は、逐次処理やパイプライン処理等様々な処理形態で行
うことができる。

【０１２９】

【発明の効果】以上詳述したように、本発明によれば、
受け渡すべきパラメータの数に影響されずに、レジスタ
ファイルを迅速に切り替えることができる情報処理装置
及びそのレジスタファイル切替方法を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る情報処理装置の主
要部の構成を示すブロック図である。

【図２】本発明の実施の形態１に係る情報処理装置の動
作を説明するためのプログラム例を示す図である。

【図３】本発明の実施の形態１に係る情報処理装置の変
形例の構成を示すブロック図である。

【図４】本発明の実施の形態２に係る情報処理装置の構
成を示すブロック図である。

【図５】本発明の実施の形態３に係る情報処理装置の構
成を示すブロック図である。

【図６】図５に示した情報処理装置の変形例を示すブロ
ック図である。

【図７】従来の情報処理装置の構成を示すブロック図で
ある。

【図８】従来のレジスタウインドウ技術を説明するため
の図である。

【符号の説明】

１０ 命令レジスタ １１ 命令デコーダ １２ 第１レジスタファイル １３ 第２レジスタファイル １４ 書込済みフラグ １５Ａ、１５Ｂ セレクタ １６Ａ、１６Ｂ ＡＮＤゲート １７ サブ実行中フラグ １８ 演算ユニット １９ インバータ

Claims (17)

【特許請求の範囲】
1. 【請求項１】第１命令の実行時に使用される第１レジス
   タファイルと、 第２命令の実行時に使用される第２レジスタファイル
   と、 前記第１命令から前記第２命令が呼び出された時に、前
   記第１レジスタファイルが使用される状態から前記第２
   レジスタファイルが使用される状態に切り替える制御部
   と、 前記第２命令の実行時に、該第２命令で使用するデータ
   が前記制御部によって切り替えられた前記第２レジスタ
   ファイルに書き込まれていなければ、前記第１レジスタ
   ファイルから該データを入手する第１経路と、 前記第２命令の実行時に、該第２命令で使用するデータ
   が前記制御部によって切り替えられた前記第２レジスタ
   ファイルに書き込まれていれば、前記第２のレジスタフ
   ァイルから該データを入手する第２経路と、 前記第１経路及び前記第２経路の何れかから入手された
   データに基づき前記第２命令を実行した結果を前記第２
   レジスタファイルに書き込む第３経路、とを有する情報
   処理装置。
2. 【請求項２】前記第２命令を実行した結果が前記第２レ
   ジスタファイルに書き込まれた場合にセットされる書込
   済みフラグを更に備え、 前記書込済みフラグがセットされていない場合に前記第
   １経路から、前記書込済みフラグがセットされている場
   合に前記第２経路から、それぞれ前記第２命令で使用す
   るデータを入手する請求項１に記載の情報処理装置。
3. 【請求項３】前記書込済みフラグは、前記第１命令から
   前記第２命令が呼び出された時にクリアされる請求項１
   又は２に記載の情報処理装置。
4. 【請求項４】前記第１レジスタファイルに含まれるレジ
   スタの数は前記第２レジスタファイルに含まれるレジス
   タの数と同じである請求項１乃至３の何れか１項に記載
   の情報処理装置。
5. 【請求項５】前記第１レジスタファイルは、前記第２命
   令の実行時に参照されない第１のレジスタ領域と前記第
   ２命令の実行時に参照可能な第２のレジスタ領域とを有
   し、 前記第２レジスタファイルは、前記第２レジスタ領域に
   対応するレジスタ領域を有する請求項１乃至３の何れか
   １項に記載の情報処理装置。
6. 【請求項６】前記第１レジスタファイル及び前記第２レ
   ジスタファイルはＲＡＭで構成される請求項１乃至５の
   何れか１項に記載の情報処理装置。
7. 【請求項７】前記第１経路及び前記第２経路の何れかか
   ら入手されたデータに基づき前記第２命令を実行した結
   果を前記第１レジスタファイルに書き込む第４経路を更
   に備えた請求項１乃至６の何れか１項に記載の情報処理
   装置。
8. 【請求項８】少なくとも３つの命令のそれぞれに対応
   し、各命令を実行するために使用される少なくとも３個
   のレジスタファイルと、 所定の命令から他の命令が呼び出された時に、前記所定
   の命令に対応する所定のレジスタファイルが使用される
   状態から前記他の命令に対応する他のレジスタファイル
   ファイルが使用される状態に切り替える制御部と、 前記他の命令の実行時に、該他の命令で使用するデータ
   が前記制御部によって切り替えられた前記他のレジスタ
   ファイルに書き込まれていなければ、前記他のレジスタ
   ファイル以外のレジスタファイルから該データを入手す
   る第１経路と、 前記他の命令の実行時に、該他の命令で使用されるデー
   タが前記制御部によって切り替えられた前記他のレジス
   タファイルに書き込まれていれば、前記他のレジスタフ
   ァイルから該データを入手する第２経路と、 前記第１経路及び前記第２経路の何れかから入手された
   データに基づき前記他の命令を実行した結果を前記他の
   レジスタファイルに書き込む第３経路、とを備えた情報
   処理装置。
9. 【請求項９】前記他の命令を実行した結果が前記他のレ
   ジスタファイルに書き込まれた場合にセットされる書込
   済みフラグを更に備え、 前記書込済みフラグがセットされていない場合に前記第
   １経路から、前記書込済みフラグがセットされている場
   合に前記第２経路から、それぞれ前記他の命令で使用す
   るデータを入手する請求項８に記載の情報処理装置。
10. 【請求項１０】前記書込済みフラグは、前記所定の命令
    から前記他の命令が呼び出された時にクリアされる請求
    項８又は９に記載の情報処理装置。
11. 【請求項１１】第１命令の実行時に使用される第１レジ
    スタファイルと、第２命令の実行時に使用される第２レ
    ジスタファイルとを備えた情報処理装置のレジスタファ
    イル切替方法であって、 （ａ）前記第１命令から前記第２命令が呼び出された時
    に、前記第１レジスタファイルが使用される状態から前
    記第２レジスタファイルが使用される状態に切り替える
    ステップと、 （ｂ）前記第２命令の実行時に、該第２命令で使用する
    データが前記ステップ（ａ）で切り替えられた前記第２
    レジスタファイルに書き込まれていなければ、前記第１
    レジスタファイルから該データを入手するステップと、 （ｃ）前記第２命令の実行時に、該第２命令で使用する
    データが前記ステップ（ａ）で切り替えられた前記第２
    レジスタファイルに書き込まれていれば、前記第２のレ
    ジスタファイルから該データを入手するステップと、 （ｄ）前記ステップ（ｂ）及び前記ステップ（ｃ）の何
    れかで入手されたデータに基づき前記第２命令を実行し
    た結果を前記第２レジスタファイルに書き込むステッ
    プ、とを有する情報処理装置のレジスタファイル切替方
    法。
12. 【請求項１２】前記第２命令を実行した結果が該第２レ
    ジスタファイルに書き込まれた場合に書込済みフラグを
    セットするステップを更に備え、 前記書込済みフラグがセットされていない場合は前記ス
    テップ（ｂ）で入手されたデータを、前記書込済みフラ
    グがセットされている場合は前記ステップ（ｃ）で入手
    されたデータを、それぞれ前記第２命令で使用する請求
    項１１に記載の情報処理装置のレジスタファイル切替方
    法。
13. 【請求項１３】前記書込済みフラグは、前記第１命令か
    ら前記第２命令が呼び出された時にクリアされる請求項
    １１又は１２に記載の情報処理装置のレジスタファイル
    切替方法。
14. 【請求項１４】前記ステップ（ｂ）及び前記ステップ
    （ｃ）の何れかで入手されたデータに基づき前記第２命
    令を実行した結果を前記第１レジスタファイルに書き込
    むステップを更に備えた請求項１１乃至１３の何れか１
    項に記載の情報処理装置レジスタファイル切替方法。
15. 【請求項１５】少なくとも３つの命令のそれぞれに対応
    し、各命令を実行するために使用される少なくとも３個
    のレジスタファイルを備えた情報処理装置のレジスタフ
    ァイル切替方法であって、 （ａ）所定の命令から他の命令が呼び出された時に、前
    記所定の命令に対応する所定のレジスタファイルが使用
    される状態から前記他の命令に対応する他のレジスタフ
    ァイルファイルが使用される状態に切り替えるステップ
    と、 （ｂ）前記他の命令の実行時に、該他の命令で使用する
    データが前記ステップ（ａ）で切り替えられた前記他の
    レジスタファイルに書き込まれていなければ、前記他の
    レジスタファイル以外のレジスタファイルから該データ
    を入手するステップと、 （ｃ）前記他の命令の実行時に、該他の命令で使用され
    るデータが前記ステップ（ａ）で切り替えられた前記他
    のレジスタファイルに書き込まれていれば、前記他のレ
    ジスタファイルから該データを入手するステップと、 （ｄ）前記ステップ（ｂ）及び前記ステップ（ｃ）の何
    れかで入手されたデータに基づき前記他の命令を実行し
    た結果を前記他のレジスタファイルに書き込むステッ
    プ、とを備えた情報処理装置のレジスタファイル切替方
    法。
16. 【請求項１６】前記他の命令を実行した結果が前記他の
    レジスタファイルに書き込まれた場合に書込済みフラグ
    をセットするステップを更に備え、 前記書込済みフラグがセットされていない場合は前記ス
    テップ（ｂ）で入手されたデータを、前記書込済みフラ
    グがセットされている場合は前記ステップ（ｃ）で入手
    されたデータを、それぞれ前記他の命令で使用する請求
    項１５に記載の情報処理装置のレジスタファイル切替方
    法。
17. 【請求項１７】前記書込済みフラグは、前記所定の命令
    から前記他の命令が呼び出された時にクリアされる請求
    項１５又は１６に記載の情報処理装置レジスタファイル
    切替方法。