JPH04287261A - データ転送制御装置および磁気ディスク制御装置 - Google Patents

データ転送制御装置および磁気ディスク制御装置

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JPH04287261A
JPH04287261A JP3052487A JP5248791A JPH04287261A JP H04287261 A JPH04287261 A JP H04287261A JP 3052487 A JP3052487 A JP 3052487A JP 5248791 A JP5248791 A JP 5248791A JP H04287261 A JPH04287261 A JP H04287261A
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高山　訓一
Mitsuru Kubo
充 久保
Atsushi Takayasu
厚志 高安
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ転送制御技術およ
び磁気ディスク制御装置に関し、特に、安価で大容量の
ＤＲＡＭなどからなるバッファメモリを介しての高速デ
ータ転送を可能とする技術に関する。
【０００２】
【従来の技術】たとえば、コンピュータシステムなどに
おける外部記憶装置の一つである磁気ディスク装置など
においては、大きなデータ転送能力を有する上位装置と
、回転待ちなどによってデータ転送速度が比較的遅い磁
気ディスク駆動装置との間におけるデータ転送のマッチ
ングを図り、両者間におけるデータ転送効率を高めるな
どの目的で、磁気ディスク駆動装置と上位装置との間に
介在する磁気ディスク制御装置の一部などに、ＤＲＡＭ
などの半導体メモリからなるバッファメモリを設け、こ
のバッファメモリを介してデータ転送を行うことが知ら
れている。
【０００３】ところで、バッファメモリを構成するＤＲ
ＡＭに対するアクセスの優先度調停については、従来で
は、たとえば、特開平２−５２８６号公報などに開示さ
れる技術のように、ページモードを用いてＤＲＡＭのリ
ード／ライトサイクルの時間を短縮するとともに、リー
ド／ライトの競合時の優先順位を、リフレッシュサイク
ルで切り替えることにより、リードとライトとを平滑化
し、データ転送効率の向上を向上させようとすることが
知られている。
【０００４】また、ＤＲＡＭに対するリフレッシュ要求
については、同公知例で述べられるように、データの信
頼性確保のために最優先に位置づけられるのが一般的で
あつた。
【０００５】
【発明が解決しようとする課題】前記の従来方式では、
ＤＲＡＭにアクセスする上位装置あるいは下位装置の一
方のデータ転送速度が他方よりも数倍程度速い場合にお
いても、同等の優先度をつけるために処理効率が十分で
なく、かつリフレッシュサイクル毎にバッファのアクセ
ス権を明け渡す必要があり、リフレッシュの分だけ、デ
ータ転送効率が確実に低下するという問題がある。
【０００６】したがって、本発明の目的は、上位装置と
下位装置の間におけるデータ転送速度の隔たりに影響さ
れることなく、両者間に介在するバッファメモリを介し
てのデータ転送効率を向上させることが可能なデータ転
送制御技術を提供することにある。
【０００７】本発明の他の目的は、バッファメモリの低
価格化と、容量およびデータ転送効率の増大とを両立さ
せることが可能なデータ転送制御技術を提供することに
ある。
【０００８】本発明のさらに他の目的は、上位装置と磁
気ディスク駆動装置の間におけるデータ転送速度の隔た
りに影響されることなく、両者間に介在するバッファメ
モリを介してのデータ転送効率を向上させることが可能
な磁気ディスク制御装置を提供することにある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１１】前記課題を解決するために、本発明のデー
タ転送制御方式では、主バッファメモリと上位装置およ
び下位記憶装置とのインタフェースの少なくとも一方に
ＦＩＦＯメモリなどからなる小容量の前段バッファを設
置し、上位装置および下位記憶装置と、主バッファメモ
リとの間におけるデータ転送要求の各々の優先度を、そ
れぞれのインタフェースの前段バッファの状態（満杯あ
るいは空あるいは余裕あり）によって分類し、上位ある
いは下位記憶装置の転送状態を考慮して、より優先度の
高い処理に対し、ダイナミックに主バッファメモリに対
するアクセス権を優先割り付けするものである。
【００１２】また、たとえば、磁気ディスク駆動装置な
どの下位記憶装置のリード、ライト処理が、少なくとも
１セクタ（一般には５１２バイト）分を、磁気ディスク
の定常回転に伴う一定速度で実行することに着目し、主
バッファメモリへのアクセスアドレスを考慮することに
より、上位装置と下位記憶装置との間におけるリード、
ライトの際、両者間における実際の転送データを用いて
ＤＲＡＭのリフレッシュを行えるよう設定し、リフレッ
シュカウンタをリセットし、かつ同処理中優先度が高い
ものについては、リフレッシュ要求よりも優先度を上位
とするものである。
【００１３】また、本発明の磁気ディスク制御装置は、
上位装置と磁気ディスク駆動装置との間に介在し、両者
間で授受されるデータが一時的に格納される主バッファ
メモリを備えた磁気ディスク制御装置であって、主バッ
ファメモリと上位装置および磁気ディスク駆動装置との
間の少なくとも一方に介設され、主バッファメモリより
も小容量の前段バッファと、上位装置および磁気ディス
ク駆動装置の主バッファメモリに対するアクセス要求を
調停するアクセス要求調停手段と、前段バッファ内のデ
ータ量を検出する検出手段とを備え、アクセス要求調停
手段は、検出手段から得られる前段バッファに格納され
ているデータ量に応じて、上位装置および磁気ディスク
駆動装置の主バッファメモリに対するアクセス要求の実
行優先順序を動的に変更する動作を行うようにしたもの
である。
【００１４】
【作用】上記した本発明のデータ転送制御方式および磁
気ディスク制御装置によれば、たとえば、ホストコンピ
ュータなどからなる上位装置側の転送速度が磁気ディス
ク駆動装置などからなる下位記憶装置側より数倍程度早
い場合、リード処理時には上位側の前段バッファ（上位
ＦＩＦＯメモリ）および下位側の前段バッファ（下位Ｆ
ＩＦＯメモリ）がともに空の状態で動作する。
【００１５】ライト処理時には上位、下位側の前段バッ
ファがともに満杯の状態で動作する。
【００１６】逆に、下位記憶装置側のデータ転送速度が
上位装置より数倍程度早い場合、リード時には満杯、ラ
イト時には空で動作する。
【００１７】この際、主バッファメモリのリード時の優
先順位を、（１）　下位ＦＩＦＯメモリ余裕あり、（２
）　上位ＦＩＦＯメモリ余裕あり、（３）　下位ＦＩＦ
Ｏメモリ空、（４）上位ＦＩＦＯメモリ満杯。
【００１８】主バッファメモリのライト時の優先順位を
、（１）　下位ＦＩＦＯメモリ余裕あり、（２）　上位
ＦＩＦＯメモリ余裕あり、（３）　下位ＦＩＦＯメモリ
満杯、（４）　上位ＦＩＦＯメモリ空。
【００１９】とすることにより、全体のデータの流れか
ら上記優先度の高い処理から順に主バッファメモリに対
するアクセス権をとらせることがダイナミックに切り替
え可能となる。この結果、上位装置と磁気ディスク駆動
装置などの下位記憶装置との間におけるデータ転送速度
の隔たりなどに影響されることなく、両者間における主
バッファメモリを介したデータ転送の効率を向上させる
ことができる。
【００２０】一般に、磁気ディスク駆動装置においては
、媒体である磁気ディスクにアクセスする時、最小１セ
クタを連続して処理するため、その間、データ転送速度
は磁気ディスクの回転速度に応じた一定のバースト速度
となる。
【００２１】本件出願人の製造になる磁気ディスク駆動
装置を例にとると、１セクタ＝５１２バイトを３Ｍバイ
ト／秒で転送するため、１７０μｓで９ビット分のアド
レスをアクセスする。
【００２２】ただし、実際には先読みキャッシュ機能が
動作するため、上記アクセスが１命令で１セクタのみで
次の命令まで時間間隔があいても同機能が働き、１セグ
メント分のバッファエリア（前記磁気ディスク駆動装置
の場合は４８Ｋバイト≧１５ビット）をアクセスする。
【００２３】実際は、磁気ディスク制御装置あるいは上
位のホストコンピュータのオーバヘッド数ミリ秒がコマ
ンドごとに発生するため、上記先読みキャッシュ機能を
サポートしていない磁気ディスク駆動装置において最小
データ長のアクセスを最小間隔で繰り返した場合でも、
上記オーバヘッドの間に、実際の転送データを用いての
、主バッファメモリを構成するＤＲＡＭのリフレッシュ
が可能となる。
【００２４】
【実施例】本発明の一実施例であるデータ転送制御方式
および磁気ディスク制御装置について、図１〜図８を用
いて説明する。
【００２５】図１は本実施例のデータ転送制御方式およ
び磁気ディスク制御装置の構成の一例を示すブロック図
である。
【００２６】本実施例の磁気ディスク制御装置は、全体
の制御を行うマイクロプロセッサ（ＭＰＵ）１と、上位
の図示しないホストコンピュータ（ＨＯＳＴ）との情報
の授受を行うホストインタフェース制御回路２と、下位
の図示しない磁気ディスク駆動装置（以下単にドライブ
と記す）との間における情報の授受を行うディスクイン
タフェース制御回路３と、ディスクインタフェース制御
回路３およびホストインタフェース制御回路２との間で
授受されるデータが一時的に格納されるバッファメモリ
１１（ＤＲＡＭ）とを備えている。
【００２７】バッファメモリ１１に対するホストインタ
フェース制御回路２やディスクインタフェース制御回路
３のアクセスは、バッファアクセス仲裁回路８（アクセ
ス要求調停手段）によって制御され、アクセスは、アド
レス選択回路１０を介して指定されるバッファメモリ１
１のアドレスに対して実行される。
【００２８】また、ホストインタフェース制御回路２と
バッファメモリ１１との間、およびディスクインタフェ
ース制御回路３とバッファメモリ１１との間で授受され
るデータ量は、それぞれ、転送カウンタ６および転送カ
ウンタ７によって計数される。
【００２９】この実施例の場合、バッファメモリ１１は
、ＤＲＡＭで構成されており、リフレッシュカウンタ９
の値に基づいて、リフレッシュが実行されるが、実行の
有無やタイミングは、バッファアクセス仲裁回路８によ
って管理されている。
【００３０】この場合、ホストインタフェース制御回路
２とバッファメモリ１１、およびディスクインタフェー
ス制御回路３と、バッファメモリ１１との間には、それ
ぞれ、バッファメモリ１１よりも小容量のＦＩＦＯメモ
リ４（前段バッファ）およびＦＩＦＯメモリ５（前段バ
ッファ）が設けられている。
【００３１】ＦＩＦＯメモリ４およびＦＩＦＯメモリ５
の各々におけるデータ量は、ＦＩＦＯカウンタ３３およ
びＦＩＦＯカウンタ３４などにより、後述の図２に示さ
れるように、バッファアクセス仲裁回路８によって把握
されている。
【００３２】図示しないホストコンピュータとのデータ
のやり取りは、ホストインタフェース制御回路２にて行
い、データ転送が可能な場合、図示しないホストコント
ローラに対し転送要求信号ＨＳＲＥＱ３５を出力する。 ホストコントローラが転送許可した場合、転送許可信号
ＨＳＡＣＫ３７が返され、ＨＳＡＣＫ３７あるいはＨＳ
ＲＥＱ３５に同期してデータの授受がＦＩＦＯメモリ４
を介して行われる。
【００３３】この時の転送のバイトアドレスＨＯＳＴＡ
ＤＲ３１は転送カウンタ６にて計数される。
【００３４】その際のＦＩＦＯメモリ４のバイト数はＦ
ＩＦＯカウンタ３３にて報告される。
【００３５】他方、下位の図示しないドライブ側の図示
しないインタフェースコントローラとのデータのやり取
りは、ディスクインタフェース制御回路３にて行い、デ
ータ転送が可能な場合、ディスクコントローラに対し転
送要求信号ＤＫＲＥＱ３６を出力する。図示しないディ
スクコントローラが転送を許可した場合、転送許可信号
ＤＫＡＣＫ３８が返され、ＤＫＡＣＫ３８あるいはＤＫ
ＲＥＱ３６に同期してデータの授受がＦＩＦＯメモリ５
を介して行われる。
【００３６】その際のＦＩＦＯメモリ５ののバイト数は
ＦＩＦＯカウンタ３４にて報告される。
【００３７】本転送のバイトアドレス３２は転送カウン
タ７にて計数される。
【００３８】ホストコンピュータに対する転送のための
バッファアクセス要求ＨＲＥＱ２２、図示しないドライ
ブに対する転送のためのバッファアクセス要求ＤＲＥＱ
２６、本ディスクコントローラを制御するマイクロプロ
セッサ１のバッファアクセス要求ＭＲＥＱ２４、および
バッファメモリを構成するバッファメモリ（ＤＲＡＭ）
１１をリフレッシュするリフレッシュカウンタ９による
バッファアクセス要求ＲＥＦＲＥＱ２９のアクセス仲裁
は、バッファアクセス仲裁回路８にて行い、選択された
要求に対しそれぞれ許可信号ＨＡＣＫ２３、ＤＡＣＫ２
７、ＭＡＣＫ２５、およびＲＥＦＡＣＫ２８が返される
。
【００３９】アクセス要求時のバイトアドレスＨＯＳＴ
ＡＤＲ３１、ＨＤＣＡＤＲ３２、ＭＰＵＡＤＲ２１、お
よびＲＥＦＡＤＲ３０はアドレス選択回路１０において
バッファアクセス仲裁回路８からの選択信号ＳＥＬＥＣ
Ｔ８ａで選ばれる。
【００４０】アドレス選択回路１０の選択アドレスはロ
ウアドレスＲＡＷＡＤＲ３９、カラムアドレスＣＯＬＵ
ＭＮＡＤＲ３９ａに分けられる。
【００４１】リフレッシュカウンタ９はドライブからの
転送要求に対する許可信号ＤＡＣＫ２７によってリセッ
トされる。
【００４２】図２にバッファアクセス仲裁回路８の構成
の一実施例を示す。
【００４３】本実施例のバッファアクセス仲裁回路８は
、仲裁論理４５と、この仲裁論理４５とＦＩＦＯメモリ
４および５との間に介在するＯＲ回路４０，４１および
ＯＲ回路４２，４３と、ＯＲ回路６４およびＯＲ回路６
５と、ＡＮＤ回路６２およびＡＮＤ回路６３と、仲裁論
理４５の出力側に設けられたＯＲ回路４７およびＯＲ回
路４８とで構成されている。
【００４４】ホストインタフェース制御回路２側のＦＩ
ＦＯメモリ４から仲裁論理４５に対しては、論理信号４
ａ、論理信号４ｂおよび論理信号４ｃ、論理信号４ｄが
出力されている。論理信号４ａ、論理信号４ｂは、ＯＲ
回路４０を経て後述のＨＨＲＥＱ２２ａとなり、ＯＲ回
路６４を介して仲裁論理４５に入力されている。
【００４５】論理信号４ｃおよび論理信号４ｄは、ＯＲ
回路４１を経て後述のＨＬＲＥＱ２２ｂとなり、このＨ
ＬＲＥＱ２２ｂの一部は、ＡＮＤ回路６２を介して、後
述のＨＬＡＳＴ６０との論理積がとられ、その結果が、
前記ＨＨＲＥＱ２２ａとともに前記ＯＲ回路６４の入力
となっている。
【００４６】同様に、ディスクインタフェース制御回路
３の側のＦＩＦＯメモリ５から仲裁論理４５に対しては
、論理信号５ａ、論理信号５ｂおよび論理信号５ｃ、論
理信号５ｄが出力されている。論理信号５ａ、論理信号
５ｂは、ＯＲ回路４２を経て後述のＤＨＲＥＱ２６ａと
なり、ＯＲ回路６５を介して仲裁論理４５に入力されて
いる。
【００４７】論理信号５ｃおよび論理信号５ｄは、ＯＲ
回路４３を経て後述のＨＬＲＥＱ２６ｂとなり、このＤ
ＬＲＥＱ２６ｂの一部は、ＡＮＤ回路６３を介して、後
述のＤＬＡＳＴ６１との論理積がとられ、その結果が、
前記ＤＨＲＥＱ２６ａとともに前記ＯＲ回路６５の入力
となっている。
【００４８】ホストインタフェース制御回路２側のＦＩ
ＦＯメモリ４はディスクリード時、上位のホストコンピ
ュータからの転送許可信号ＨＳＡＣＫ３７によりカウン
トダウンし、仲裁論理４５からの許可信号ＨＡＣＫ２３
によりカウントアップする。
【００４９】ディスクライト時は、上記のカウントアッ
プとカウントダウンが逆になる。
【００５０】ドライブ側のＦＩＦＯメモリ５はディスク
リード時、下位ドライブからの転送許可信号ＤＫＡＣＫ
３８によりカウントアップし、仲裁論理４５からの許可
信号ＤＡＣＫ２７によりカウントダウンする。
【００５１】ディスクライト時は、上記のカウントアッ
プとカウントダウンが逆になる。
【００５２】上記ＦＩＦＯメモリ４および５のデータの
貯まっている状況によって、ＨＯＳＴ側およびドライブ
側それぞれ優先度の異なるバッファアクセス要求信号Ｈ
ＨＲＥＱ２２ａ（ＨＯＳＴ側高優先度）、ＨＬＲＥＱ２
２ｂ（ＨＯＳＴ側低優先度）、ＤＨＲＥＱ２６ａ（ドラ
イブ側高優先度）、ＤＬＲＥＱ２６ａ（ドライブ側低優
先度）が仲裁論理４５により選択される。
【００５３】本仲裁論理４５によってこの他にマイクロ
プロセッサ１によるバッファアクセス要求ＭＲＥＱ２４
およびリフレッシュカウンタによるリフレッシュのため
のバッファアクセス要求ＲＥＦＲＥＱ２９も仲裁される
。
【００５４】仲裁は、仲裁許可タイミング信号ＡＲＢＩ
ＴＥＮ４６により設定されるタイミングで行われる。
【００５５】図２では、ＭＲＥＱ２４，ＤＨＲＥＱ２６
ａ，ＲＥＦＲＥＱ２９，ＨＨＲＥＱ２２ａ，ＤＬＲＥＱ
２６ｂ，ＨＬＲＥＱ２２ｂの順に優先順位をつけた場合
の例を示す。
【００５６】図３によりディスクリード時、図４により
ディスクライト時のＦＩＦＯメモリ４，５の状態とバッ
ファアクセス優先度との関係を示す。
【００５７】ＨＯＳＴインタフェース回路より、ｍペー
ジのページモードでアクセスする場合を例にあげると、
リード時にＦＩＦＯメモリ４が空〜（満杯−ｍ）である
時（論理信号４ａがオンの時）、ＦＩＦＯメモリ４にｍ
バイト以上の空きエリアがあり、１ページ以上のデータ
をバッファから転送が可能であると判断できる。
【００５８】ライト時にＦＩＦＯメモリ４がｍ〜満杯で
ある時（論理信号４ｂがオンの時）、ＦＩＦＯメモリ４
にｍバイト以上のデータがＨＯＳＴより転送されており
、バッファメモリ１１に書き込み可であると判断できる
。
【００５９】上記２つの場合をホスト側の転送要求の優
先度が高い方とし、ＯＲ回路４０によりＨＨＲＥＱ２２
ａとしてバッファアクセス要求する。
【００６０】リード時にＦＩＦＯメモリ４が満杯〜（満
杯−ｍ）である時（論理信号４ｃがオンの時）、ＦＩＦ
Ｏメモリ４にｍバイト分の空きエリアがなく、１ページ
分のデータをバッファメモリ１１から転送ができないと
判断できる。
【００６１】ライト時にＦＩＦＯメモリ４が空〜ｍであ
る時（論理信号４ｄがオンの時）、ＦＩＦＯメモリ４に
ｍバイト分のデータがＨＯＳＴより転送されておらず、
バッファメモリ１１に書き込み不可であると判断できる
。
【００６２】上記２つの場合をＨＯＳＴ転送要求の優先
度が低いとし、ＯＲ回路４１によりＨＯＳＴ転送要求Ｈ
ＬＲＥＱ２２ｂとする。
【００６３】ドライブにディスクインタフェース制御回
路３より、ｎページのページモードでアクセスする場合
を例にあげると、リード時にＦＩＦＯメモリ５がｎ〜満
杯である時（論理信号５ａがオンの時）、ＦＩＦＯメモ
リ５にｎバイト以上のデータがドライブより転送されて
おり、バッファメモリ１１に書き込み可能であると判断
できる。
【００６４】ライト時にＦＩＦＯメモリ５が空〜（満杯
−ｎ）である時（論理信号５ｂがオンの時）、ＦＩＦＯ
メモリ５にｎバイト以上の空きエリアがあり、バッファ
メモリ１１から転送可能であると判断できる。
【００６５】上記２つの場合をドライブの側の転送要求
の優先度が高い方とし、ＯＲ回路４２を介してＤＨＲＥ
Ｑ２６ａとしてバッファアクセス要求する。
【００６６】リード時にＦＩＦＯメモリ５が空〜ｎであ
る時（論理信号５ｃがオンの時）、ＦＩＦＯメモリ５に
ｎバイト分のデータがドライブより転送されておらず、
バッファメモリ１１に書き込み不能であると判断できる
。
【００６７】ライト時にＦＩＦＯメモリ５が（満杯−ｎ
）〜満杯である時（論理信号５ｄがオンの時）、ＦＩＦ
Ｏメモリ５にｎバイト分の空きエリアがなく、バッファ
から転送不能であると判断できる。
【００６８】上記２つの場合を、ＯＲ回路４３により、
ドライブ転送要求の優先度が低いドライブ転送要求ＤＬ
ＲＥＱ２６ｂとする。
【００６９】図５にバッファメモリ１１に対するアクセ
スの仲裁タイミングの一実施例を示す。
【００７０】各信号のタイミングは基本クロックＣＬＫ
５０を基準とする。
【００７１】本例においては、４ページのページモード
でバッファメモリ１１をアクセスする場合を示す。
【００７２】ドライブの転送速度がホストコンピュータ
側の転送速度より早い場合、リード時はバッファメモリ
１１が満杯、ライト時はバッファメモリ１１が空に近い
状態で転送する。
【００７３】その際、ＤＨＲＥＱ２６ａ（ＦＩＦＯメモ
リ５が４バイト以上貯まっている＝少なくとも１ページ
分転送可）、ＨＬＲＥＱ２２ｂ（ＦＩＦＯメモリ４が（
満杯−４）以上貯まっている＝１ページ分の空きすらな
い）がＯＮとなる。
【００７４】ＤＨＲＥＱ２６ａの方が優先度が高いので
ＤＨＡＣＫ２７ａが返りバッファメモリ１１のアクセス
権はドライブに与えられる。
【００７５】ドライブとの転送のためのバッファアクセ
スはＤＨＡＣＫ２７ａがＯＮの間行われる。
【００７６】本例では、４ページのページモードによる
アクセスであるから、１ロウアドレス３９（ＲＯＷ　　
ＡＤＲ）に対する連続する４つのカラムアドレス３９ａ
（ＣＯＬＵＭＮ　　ＡＤＲ）（ＣＯＬ＃０〜＃３）によ
り選択される。
【００７７】ＢＵＦＷＲ５３のタイミングでデータを書
き込み、ＢＵＦＲＤ５４のタイミングでデータを読みだ
す、ＦＩＦＯメモリ５はＦＩＦＯＣＮＴ５５のタイミン
グでカウントをアップダウンする。
【００７８】最後のカラムアドレス（ＣＯＬ＃３）を選
択した後、ＡＲＢＩＴＥＮ４６のタイミングで次のバッ
ファアクセス権を選択する。本例ではＣＬＫ＝１のタイ
ミングでＤＨＲＥＱ２６ａに優先度で負けるため、アク
セス権を譲って選択待ちしていたＨＬＲＥＱ２２ｂがＣ
ＬＫ＝１３のアクセス権仲裁では選択され、ＨＬＡＣＫ
２３ｂが返る。
【００７９】この間にＨＯＳＴ側のＦＩＦＯメモリ４に
対するＨＯＳＴからの転送が進み、ＨＬＲＥＱ２２ｂよ
り優先度の高いＨＨＲＥＱ２２ａにＨＯＳＴ側の要求が
変わっている場合も考えられる。
【００８０】この場合、ＨＨＲＥＱ２２ａに対するＨＨ
ＡＣＫ２３ｂが返されるので、転送上問題はない（図６
参照）。
【００８１】データの転送量の基準単位がページモード
の１ページ分のバイト数の倍数ではなく、転送の最後に
端数がでる場合、ＤＨＲＥＱ２６ａ，ＨＨＲＥＱ２２ａ
を伴わないＤＬＲＥＱ２６ｂ，ＨＬＲＥＱ２２ｂが出さ
れる。
【００８２】この場合、優先度をあげるため、転送の最
後を示す信号ＨＬＡＳＴ６０，信号ＤＬＡＳＴ６１と、
ＡＮＤ回路６２およびＡＮＤ回路６３で論理積をとった
ＨＬＲＥＱ２２ｂ，ＤＬＲＥＱ２６ｂを、それぞれＨＨ
ＲＥＱ２２ａ，ＤＨＲＥＱ２６ａとＯＲ回路６４，６５
で論理和をとる。
【００８３】最後の１バイトを転送するためのＤＬＲＥ
Ｑ２６ｂに対するバッファアクセス権仲裁のタイミング
の例を図７に示す。
【００８４】ＤＬＲＥ２６ｂ自体はＨＨＲＥＱ２２ａよ
り優先度が低いがＤＬＡＳＴ６１がＯＮしているため、
ＤＨＲＥＱ２６ａと同等の優先度とみなされ、ＤＬＡＣ
Ｋ２７ａが返され、バッファアクセス権を得る。
【００８５】１つ目のカラムアドレスの転送終了時点で
バッファアクセスを終了し、ＤＬＡＣＫ２７ｂがオフし
、次のバッファアクセス権のためのＡＲＢＩＴＥＮ４６
がオンする。
【００８６】上記実施例においては、バッファアクセス
を上位および下位側とも４ページのページモードとした
が、図８に示すようにテーブルを作成し、４ページ／１
６ページの切り替え、バッファメモリ１１（ＤＲＡＭ）
も２５６Ｋバイト／Ｍバイトの切り替えを選択する方式
も考えられる。
【００８７】また、バッファアクセスの優先度を決める
ＦＩＦＯメモリ４（５）のデータ量の基準とした上位側
ｍ、下位側ｎはバッファメモリ１１のページアクセス量
ではなく、ＦＩＦＯメモリ４または５の容量の整数分の
１、あるいは絶対バイト数において設定する方式も考え
られる。
【００８８】本実施例の構成中ＦＩＦＯメモリ４および
ＦＩＦＯメモリ５の部分は複数面バッファ構成でも可能
であり、バッファメモリ１１もＤＲＡＭの代わりにＳＲ
ＡＭで構成することも考えられる。
【００８９】以上説明したように、本実施例のデータ転
送制御方式および磁気ディスク制御装置によれば、たと
えば標準的なドライブに対するアクセス時において、（
１）．ページモードでＤＲＡＭなどからなるバッファメ
モリ１１をアクセスする際、ＦＩＦＯメモリ４，５に１
ページ分のデータが貯まった、あるいは１ページ分の空
きがある場合の優先度をあげることにより、常に上位下
位とも効率よく時分割されたページモードで動作できる
ため、低価格大容量のＤＲＡＭで高速アクセスを要求さ
れる磁気ディスク制御装置のバッファメモリ１１を構成
することができる。
【００９０】（２）．現状において、一般的に、バッフ
ァメモリ１１の構築に用いられるＤＲＡＭに必要なリフ
レッシュをドライブ側からのバッファアクセスにて代用
することが可能となり、リフレッシュのためのデータ転
送の中断頻度が減少し、バッファメモリ１１を介したデ
ータ転送効率が向上する。
【００９１】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００９２】すなわち、本発明のデータ転送制御方式に
よれば、上位装置と下位装置の間におけるデータ転送速
度の隔たりに影響されることなく、両者間に介在するバ
ッファメモリを介してのデータ転送効率を向上させるこ
とができるという効果が得られる。
【００９３】本発明のデータ転送制御方式によれば、、
バッファメモリの低価格化と、容量およびデータ転送効
率の増大とを両立させることができるという効果が得ら
れる。
【００９４】本発明の磁気ディスク制御装置によれば、
上位装置とドライブの間におけるデータ転送速度の隔た
りに影響されることなく、両者間に介在するバッファメ
モリを介してのデータ転送効率を向上させることができ
るという効果が得られる。
【図面の簡単な説明】
【図１】本発明の一実施例であるデータ転送制御方式お
よび磁気ディスク制御装置の構成の一例を示すブロック
図である。
【図２】本発明の一実施例であるデータ転送制御方式に
おけるアクセス仲裁回路の構成の一実施例を示すブロッ
ク図である。
【図３】本発明の一実施例であるデータ転送制御方式に
おける、ディスクリード時のＦＩＦＯメモリの状態とバ
ッファアクセス優先度との関係の一例を示す説明図であ
る。
【図４】本発明の一実施例であるデータ転送制御方式に
おけるディスクライト時のＦＩＦＯメモリの状態とバッ
ファアクセス優先度との関係の一例を示す説明図である
。
【図５】本発明の一実施例であるデータ転送制御方式の
作用の一例を示すタイミングチャートである。
【図６】本発明の一実施例であるデータ転送制御方式の
作用の一例を示すタイミングチャートである。
【図７】本発明の一実施例であるデータ転送制御方式の
作用の一例を示すタイミングチャートである。
【図８】本発明の一実施例であるデータ転送制御方式に
おけるバッファメモリの構成例を示す説明図である。
【符号の説明】
１　　マイクロプロセッサ（ＭＰＵ） ２　　ホストインタフェース制御回路 ３　　ディスクインタフェース制御回路４　　ＦＩＦＯ
メモリ（前段バッファ）４ａ　　論理信号 ４ｂ　　論理信号 ４ｃ　　論理信号 ４ｄ　　論理信号 ５　　ＦＩＦＯメモリ（前段バッファ）５ａ　　論理信
号 ５ｂ　　論理信号 ５ｃ　　論理信号 ５ｄ　　論理信号 ６　　転送カウンタ ７　　転送カウンタ ８　　バッファアクセス仲裁回路 ９　　リフレッシュカウンタ １０　　アドレス選択回路 １１　　バッファメモリ（ＤＲＡＭ） ３３　　ＦＩＦＯカウンタ ３４　　ＦＩＦＯカウンタ ４０　　ＯＲ回路 ４１　　ＯＲ回路 ４２　　ＯＲ回路 ４３　　ＯＲ回路 ４５　　仲裁論理 ４７　　ＯＲ回路 ４８　　ＯＲ回路 ６２　　ＡＮＤ回路 ６３　　ＡＮＤ回路 ６４　　ＯＲ回路 ６５　　ＯＲ回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　上位装置と下位記憶装置との間におけ
    るデータの授受を、前記データを一時的に保持する主バ
    ッファメモリを介して行うデータ転送制御方式であって
    、前記主バッファメモリと前記上位装置および下位記憶
    装置との間の少なくとも一方に介設され、前記主バッフ
    ァメモリよりも小容量の前段バッファと、前記上位装置
    および下位記憶装置の前記主バッファメモリに対するア
    クセス要求を調停するアクセス要求調停手段と、前記前
    段バッファ内の前記データ量を検出する検出手段とを備
    え、前記アクセス要求調停手段は、前記検出手段から得
    られる前記前段バッファに格納されている前記データ量
    に応じて、前記上位装置および下位記憶装置の前記主バ
    ッファメモリに対する前記アクセス要求の実行優先順序
    を動的に変更することを特徴とするデータ転送制御方式
    。
  2. 【請求項２】　　前記主バッファメモリが、リフレッシ
    ュカウンタの値に基づいてリフレッシュが行われるＤＲ
    ＡＭからなり、前記アクセス要求調停手段は、前記ＤＲ
    ＡＭの前記リフレッシュカウンタによるリフレッシュ要
    求が発生した時、あらかじめ、前記上位装置または下位
    記憶からのアクセス要求により、前記ＤＲＡＭの前記リ
    フレッシュに代用するのに十分な一定速度一定量のデー
    タ転送に伴うアクセスが認識されている場合には、リフ
    レッシュカウンタをリセットし、前記上位装置または下
    位記憶からのアクセスによって、前記リフレッシュを代
    行させ、前記リフレッシュによる前記ＤＲＡＭのアクセ
    ス頻度を最小にすることを特徴とする請求項１記載のデ
    ータ転送制御方式。
  3. 【請求項３】　　前記前段バッファが先入れ先出し（Ｆ
    ＩＦＯ）メモリからなることを特徴とする請求項１また
    は２記載のデータ転送制御方式。
  4. 【請求項４】　　上位装置と磁気ディスク駆動装置との
    間に介在し、両者間で授受されるデータが一時的に格納
    される主バッファメモリを備えた磁気ディスク制御装置
    であって、前記主バッファメモリと前記上位装置および
    磁気ディスク駆動装置との間の少なくとも一方に介設さ
    れ、前記主バッファメモリよりも小容量の前段バッファ
    と、前記上位装置および磁気ディスク駆動装置の前記主
    バッファメモリに対するアクセス要求を調停するアクセ
    ス要求調停手段と、前記前段バッファ内の前記データ量
    を検出する検出手段とを備え、前記アクセス要求調停手
    段は、前記検出手段から得られる前記前段バッファに格
    納されている前記データ量に応じて、前記上位装置およ
    び磁気ディスク駆動装置の前記主バッファメモリに対す
    るアクセス要求の実行優先順序を動的に変更することを
    特徴とする磁気ディスク制御装置。
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