JPH11143768A - マイクロプロセッサ及びメモリシステム - Google Patents

Abstract

(57)【要約】 【課題】 複数のバンクを有するメモリに接続されるマ
イクロプロセッサのメモリとの接続状態を変更すること
なく、論理アドレス空間を複数のバンク使用のために任
意に分割することができるマイクロプロセッサを提供す
る。 【解決手段】 論理アドレスのどのビット位置の信号を
バンク選択信号として使用するかを記憶するレジスタ
(6)と、このレジスタの内容を書き替える手段(2)とを有
する。これにより、論理アドレスの任意のアドレスビッ
トをバンク選択信号として設定可能とし、論理アドレス
空間を複数のバンク使用のために任意に分割する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体メモリに接
続されるマイクロプロセッサに関するものであり、特
に、複数バンクを有する半導体メモリの特定のバンクか
らのデータを読みだし、また特定のバンクにデータの書
き込みをおこなうマイクロプロセッサに適用して有効な
技術に関するものである。

【０００２】

【従来の技術】複数のバンクを有する半導体メモリにマ
イクロプロセッサを接続し、メモリの特定のバンクから
データを読み出し、または特定のバンクにデータの書き
込みを行う技術が、従来から用いられている。この際、
マイクロプロセッサ内では、内部に設けられた中央処理
ユニットによってアドレスの出力がなされるが、従来の
マイクロプロセッサでは、メモリのバンクの選択に使用
するビットをアドレス最上位の１ビットに固定してい
た。

【０００３】このため、従来のマイクロプロセッサにお
いては、メモリのバンクの選択に使用するバンク信号を
出力する信号ピンには、常にアドレス最上位のビットの
信号が出力されるものであった。

【０００４】

【発明が解決しようとする課題】従来のマイクロプロセ
ッサにおいては、上述のようにメモリのバンクの選択に
使用するビットをアドレス最上位１ビットに固定してい
たため、連続する論理アドレス空間でメモリの複数のバ
ンクを使用する際のバンク割当ての柔軟性が確保できな
いという問題点が生ずる。すなわち、従来のマイクロプ
ロセッサにおいては、バンクの選択のビットをアドレス
最上位に固定していたため、バンク信号を出力する信号
ピンには固定的にアドレス最上位のビットの信号が出力
されることになり、複数のプロセスが連続する論理アド
レス空間において、固定的に論理アドレス空間を２分割
してそれぞれに異なるバンクを割り当てることしかでき
なかった。

【０００５】よって、従来のマイクロプロセッサを使用
したシステムにおいては、複数のプロセスが連続する論
理アドレス空間において、交互に複数のバンクを切り替
えて使用できるように空間を分割するというような使用
要求をも満たそうとする場合においては、アドレス最上
位のビットの信号が固定的に出力される信号ピンをバン
ク信号ピンとして扱うと不具合が生じるため、メモリと
マイクロプロセッサとの間のピンの接続状態を変更しな
ければならないという問題が生ずる。

【０００６】また、マイクロプロセッサとメモリとを一
つの半導体基板に形成した場合には、マイクロプロセッ
サとメモリとの接続関係を変更することは困難であり、
上記問題は、更に深刻となる。

【０００７】本発明の目的は、マイクロプロセッサ外で
のメモリとの接続状態を変更することなく、論理アドレ
ス空間を複数のバンク使用のために分割することができ
るマイクロプロセッサおよびマイクロプロセッサを用い
たメモリシステムを提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば以下
の通りである。

【００１０】すなわち、本発明は、上記目的を達成する
ために、前記中央処理ユニットからの複数ビットからな
るアドレス信号によって複数のバンクを有するメモリか
らのデータの読み出し若しくはメモリへのデータの書き
込みを行うマイクロプロセッサにおいて、前記アドレス
信号の前記複数のビットのうちどのビット位置の信号を
バンク選択信号として使用するかを切り替える手段を有
する。また、どのビット位置の信号をバンク選択信号と
して使用するかを示す情報を記憶する記憶手段を有す
る。

【００１１】これによりバンクセレクトビットをアドレ
スのどのビットに対応させるかを選択可能とすることが
できるため、メモリとの接続を変更することなく論理ア
ドレス空間を分割することができる。

【００１２】

【発明の実施の形態】図１に、本発明の一実施例である
マイクロプロセッサと、メモリとを接続したメモリシス
テムを示す。

【００１３】図１のマイクロプロセッサ(27)は、その内
部に中央処理ユニット(2)、ＤＭＡＣモジュール（直接
メモリアクセス制御部）(3)およびメモリインタフェー
スモジュール(1)を有する。（なお、本実施例では、中
央処理ユニット(2)はキャッシュを内蔵し、このキャッ
シュを介してメモリインターフェースモジュール(1)と
接続されるので、中央処理ユニット(2)は、以下CPU/Cac
heモジュール(2)と呼ぶ。） メモリインターフェースモジュール(1)には、CPU/Cache
モジュール(2)もしくはDMACモジュール(3)がリクエスト
としてアクセス要求を出力する。CPU/Cacheモジュール
(2)からメモリインタフェースモジュール(1)へのアクセ
ス要求にはメモリからのリードとメモリへのライトのメ
モリアクセス要求と、メモリインタフェースモジュール
(1)内部のレジスタ(6)に対するリード／ライトのレジス
タアクセス要求がある。DMACモジュール(3)からメモリ
インタフェースモジュール(1)へのアクセス要求にはメ
モリのリード／ライトのメモリアクセス要求がある。

【００１４】CPU/Cacheモジュール(2)からメモリアクセ
ス要求がある場合、CPU/Cacheモジュールはリクエスト
としてメモリアクセス要求とアドレスをメモリインタフ
ェースモジュール(1)内のリクエスト制御部(4)に出力す
る。リクエストを受けたリクエスト制御部(4)はメモリ
アクセス要求であることを認識すると外部バス制御部
(7)にメモリアクセスリクエスト(18)を出力する。メモ
リアクセスリクエスト(18)を受けた外部バス制御部(7)
はアドレス制御部(8)、制御信号生成部(9)、データ制御
部(10)をそれぞれ制御し、メモリアクセスを行う。

【００１５】アドレス制御部(8)は、あらかじめレジス
タ(6)に記憶されたバンク情報（後述するレジスタのビ
ットＡＭＸＥＸＴの内容）であるバンクビット制御信号
(21)を入力し、このバンクビット制御情報にしたがって
バンクを選択するバンク信号(23)を出力し、また、アド
レス(26)をメモリ(28)に出力する。あらかじめレジスタ
(6)に記憶されたバンク情報は、CPU/Cacheモジュール
(2)等が出力するアドレス信号のどのビットをバンク信
号として使用するかを示す情報であり、アドレス制御部
(8)は、このバンク情報にもとづいて、アドレス信号の
所定のビットを選択してバンク信号(23)としてメモリ(2
8)に出力する。

【００１６】また、制御信号生成部(9)はメモリアクセ
スに必要なメモリ制御信号(102)をメモリ(28)に対して
出力し、メモリにREAD/WRITE等のコマンドを与える。

【００１７】また、データ制御部(10)は、データバッフ
ァ(11)を制御しデータの授受が行われる。

【００１８】なお本実施例ではDMACモジュールを内蔵し
たマイクロプロセッサを用いているが、DMACモジュール
を内蔵しないマイクロプロセッサでもよい。

【００１９】レジスタ(6)に記憶されたバンク情報は、C
PU/Cacheモジュール(2)からその内容を書き替えること
によって変更可能であり、これによってアドレス制御部
(8)はアドレスの任意のビットをバンク信号(23)として
出力することができるようになる。CPU/Cacheからレジ
スタへの書き込み要求がある場合、CPU/Cacheモジュー
ル(2)はリクエストとしてレジスタライトアクセス要求
をリクエスト制御部(4)に出力し、同時にレジスタに書
き込むべきデータ(105)を出力する。レジスタ書き込み
の要求を受けたリクエスト制御部(4)は、レジスタアク
セスリクエスト(103)をレジスタR/W制御部(5)に出力す
る。レジスタアクセスリクエストを受けたレジスタR/W
制御部(5)がレジスタ(6)へレジスタ書き込み信号(104)
を出力することにより、レジスタにデータ(105)が書き
込まれる。

【００２０】図１に示すマイクロプロセッサ(27)は、特
に限定されないが一つの半導体基板上に形成され、上記
バンク信号(23)、アドレス(26)等は、半導体基板上に設
けられたパッドを介して信号出力ピンに導出され、接続
配線を通じてメモリ(28)に入力される。

【００２１】また、メモリ(28)には、複数のバンクが形
成され、本実施例ではシンクロナスDRAMを用いている。

【００２２】本実施例では、メモリ(28)とマイクロプロ
セッサ(27)とは、別々の半導体基板上に形成されるもの
とするが、本発明はメモリ(28)がマイクロプロセッサ(2
7)と同じ半導体基板上に形成されている場合にも適用で
きることは明らかである。

【００２３】図２は、本実施例におけるアドレス制御部
(8)の詳細を示したものである。

【００２４】図２で、リクエスト制御部(4)によりアク
セス要求がメモリアクセス要求であることが認識され、
リードもしくはライトのアクセスが決定されると、外部
バス制御部(7)にメモリアクセスリクエスト(18)が送ら
れる。外部バス制御部(7)では、メモリアクセスのタイ
ミングにしたがって、出力アドレス制御信号(19)が生成
される。また同時にリクエストアドレス(22)がアドレス
制御部(8)に送られる。

【００２５】ロウアドレス生成部(14)ではロウアドレス
(24)が生成され、カラムアドレス生成部(15)でカラムア
ドレス(25)が生成される。生成されたロウアドレス(24)
とカラムアドレス(25)は出力アドレス制御信号(19)にし
たがってメモリアクセスタイミングに合わせてセレクタ
(17)で選択され出力アドレスが生成される。

【００２６】メモリアクセスのタイミングは、あらかじ
めレジスタ(6)に記憶されたメモリ情報(20)から外部バ
ス制御部(7)で制御／生成される。

【００２７】バンクビット生成部(13)では、あらかじめ
レジスタ(6)に記憶されたバンク情報であるバンクビッ
ト制御信号(21)に従って、論理アドレスのどのビットを
バンク信号(23)として出力するかをセレクタ(16)で決定
し出力する。これにより、レジスタ(6)内のバンク情報
を変更することによって、論理アドレスの任意のビット
位置の情報をバンク信号として所定の位置の出力ピンに
出力することが可能となる。言い換えれば、論理アドレ
スのそれぞれのビット位置と信号出力ピンとの対応関係
を変更することが可能となる。

【００２８】なお本実施例ではバンク情報を記憶するレ
ジスタをメモリインタフェース(1)内に有しているがメ
モリインタフェースモジュール(1)の外部に設けてもよ
く、さらにはCPU/Cacheモジュール(2)内ある記憶部でバ
ンク情報を記憶しても良い。

【００２９】図３に、マイクロプロセッサと２バンク構
成のシンクロナスDRAMとの接続例を示す。

【００３０】シンクロナスDRAMの内部は２つのバンクで
構成されているので、このバンクの選択に必要なビット
は１ビットで、バンク信号(BANK)としてシンクロナスDR
AMに入力される。

【００３１】シンクロナスDRAM(28)のアクセスに必要な
メモリ制御信号にはクロック(CLK)、クロックイネーブ
ル信号(CKE)、チップセレクト信号(CS)、ロウアドレス
ストローブ信号(RAS)、カラムアドレスストローブ(CA
S)、ライトイネーブル信号(WE)、データマスクイネーブ
ル信号(DQM)、およびバンク信号(BANK)（図１の(23))が
ある。これらのメモリ制御信号とアドレス(A)、データ
(DATA)がマイクロプロセッサ(27)と接続される。マイク
ロプロセッサ(27)は各種制御信号を出力することでシン
クロナスDRAM(28)に各種コマンドを与え、リード、ライ
トアクセスを実現する。

【００３２】図４にレジスタ(6)の概要図を示す。この
レジスタは３２ビットのレジスタで、バンク情報用の１
ビットAMXEXTに、バンク信号(23)をアドレスの最上位ビ
ットとするか、アドレスの上位から２番目のビットとす
るかを選択するための情報（バンク情報）が設定されて
いる。

【００３３】レジスタのビットAMXEXTの内容が０の場合
はアドレスの最上位ビットをバンク信号として使用し、
AMXEXTの内容が１の場合はアドレスの上位から２番目の
ビットをバンク信号として使用する。

【００３４】レジスタ(6)には他の目的に使用する情報
も格納され、レジスタの他のビットTRC[2-0], TPC[2-
0], RCD[1-0], TRWL[2-0]はメモリアクセスのタイミン
グを規定するビットで、使用するシンクロナスDRAMの種
類、動作周波数に合わせて設定する。

【００３５】なお、本実施例ではバンク情報用ビットを
AMXEXT１ビットとしているが、複数ビットを設けてもよ
い。これにより、アドレスの上位からｎ番目のビットを
バンク信号とすることが可能となる。また、使用するメ
モリのバンクの数に合わせて、アドレス中の複数ビット
をバンク信号とすることも考えられる。

【００３６】図５に、バンク選択用ビットAMXEXTを０に
設定したときのアドレス空間を示す。アドレスの最上位
のビットをバンク信号とすることにより、アドレスの最
上位のビットが０か１かによってアドレス空間は２つの
領域に分割され、それぞれがシンクロナスDRAMのバンク
Ａ、バンクＢにマッピングされる。

【００３７】図６に、バンク選択用ビットAMXEXTを１に
設定したときのアドレス空間を示す。アドレスの上位か
ら２番目のビットをバンク信号とすることにより、アド
レス空間は４つの領域に分割される。アドレスの上位か
ら２番目のビットが０の領域はシンクロナスDRAMのバン
クＡに、アドレスの上位から２番目のビットが１の領域
はシンクロナスDRAMのバンクＢにマッピングされる。

【００３８】図６に示すように、プロセス１、プロセス
２はそれぞれが連続するアドレス空間で異なるバンクを
使用することができる。なお本実施例ではアドレスの上
位から２番目のビットをシンクロナスDRAMのバンク信号
として使用しているためアドレス空間は４つの領域に分
割されているが、アドレスの上位からｎビット目を使用
することでアドレス空間を２のｎ乗個の領域に分割する
ようにしてもよい。

【００３９】また、本実施例では２バンク構成のシンク
ロナスDRAMを使用しているためバンク信号は１ビットで
あるが、４バンク構成のシンクロナスDRAMを使用しても
よい。４バンク構成のシンクロナスDRAMは２ビットのバ
ンク信号を持つ。この２ビットはアドレスの最上位から
２ビットを選択するとアドレス空間が４つの領域に分割
され、それぞれバンクＡ、バンクＢ、バンクＣ、バンク
Ｄにマッピングされる。この２ビットをアドレスの上位
から２番目のビットと３番目のビットとするとアドレス
空間は８つの領域に分割され、各領域はそれぞれシンク
ロナスDRAMのバンクＡ、Ｂ、Ｃ、Ｄ、Ａ、Ｂ、Ｃ、Ｄに
マッピングされる。

【００４０】図７にシンクロナスDRAMのリードアクセス
時のタイミングチャートを、図８にシンクロナスDRAMの
ライトアクセス時のタイミングチャートを示す。

【００４１】図７でTrサイクルでシンクロナスDRAMにAC
TVコマンドを発行することでロウアドレスを通知し、Tr
wでシンクロナスDRAM規定のサイクル待つ。その後Tc1サ
イクルでREADコマンドを発行してカラムアドレスを通知
しTc2, Tc3とシンクロナスDRAM規定のレイテンシ待って
からリードDATAのサンプリングを行なう。

【００４２】図８も同様にTrサイクルでACTVコマンドを
発行することでロウアドレスを通知し、Trwでシンクロ
ナスDRAM規定のサイクル待つ。その後Tc1サイクルでWRI
TEコマンドを発行してカラムアドレスを通知する。同時
にライトDATAのドライブを行なう。

【００４３】続くアクセスがTrで発行した時のロウアド
レスと同一アドレスに対するアクセスの場合、Tc1サイ
クルのREADもしくはWRITEコマンドを発行するだけでア
クセスを続けることができ、Tr, Trwサイクルだけ高速
にアクセスを行なうことができる。通常シンクロナスDR
AMは複数のバンクを有しており、それぞれのバンク毎に
ACTVコマンドでアクティブ状態にしておくことができ、
READもしくはWRITEコマンドを発行するだけでアクセス
を続けることができる。

【００４４】図６のようなプログラム構成を実施した場
合、プロセス1のプログラムへのアクセスとプロセス1の
データアクセスでロウアドレスが異なっていても、バン
クがことなるため上記の高速アクセスが可能となる。プ
ロセス２のプログラムとデータのアクセスも同様であ
る。

【００４５】さらに、異なるバンクのアクセスが連続す
る場合、前アクセスのREADコマンドを発行した後は続く
アクセスのためのコマンドを発行することが出来る。リ
ードアクセスが連続する場合、図７で第１アクセスとし
てTc1サイクルでREADコマンドを発行した後、第２アク
セスのコマンドはTc3以降にACTVコマンド、Td2サイクル
以降にREADコマンドが発行できる。第２アクセスのロウ
アドレスが同一の場合だけでなく、ロウアドレスが異な
っていてもデータバス上でデータを連続させることが出
来き、無駄な空きサイクルが発生しないため高速なアク
セスが可能となる。同様にライトアクセスが連続する場
合、図８で第１アクセスとしてTc1サイクルでWRITEコマ
ンドを発行した後、第２アクセスの開始はTc3サイクル
以降にACTVコマンドが発行でき、Tc4サイクルの次のTrw
l1サイクルでWRITEコマンドが発行できるため、第２ア
クセスのライトアクセスのロウアドレスが異なっていて
も無駄な空きサイクルが発生せず、高速アクセスが可能
となる。

【００４６】

【発明の効果】本発明のマイクロプロセッサによれば、
アドレス信号の複数のビットのうちどのビット位置の信
号をバンク選択信号として使用するかを切り替える手段
を有するため、メモリとの接続状態を変更することな
く、論理アドレス空間を複数のバンク使用のために任意
に分割することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のマイクロプロセッサを用い
たメモリシステムのブロック図。

【図２】本発明の一実施例のマイクロプロセッサのアド
レス制御部のブロック図。

【図３】本発明の一実施例のマイクロプロセッサとシン
クロナスDRAMの接続図。

【図４】本発明の一実施例のマイクロプロセッサのレジ
スタの概要図。

【図５】２バンク構成シンクロナスDRAMのバンク選択ビ
ットをアドレス最上位ビットとしたときのアドレス空間
図。

【図６】２バンク構成シンクロナスDRAMのバンク選択ビ
ットをアドレス最上位から２番目のビットとしたときの
アドレス空間図。

【図７】本発明の一実施例のマイクロプロセッサを使用
してシンクロナスDRAMをリードアクセスした時のタイミ
ングチャート。

【図８】本発明の一実施例のマイクロプロセッサを使用
してシンクロナスDRAMをライトアクセスした時のタイミ
ングチャート。

【符号の説明】

（１）…メモリインタフェースモジュール、（２）…CP
U/Cacheモジュール、（３）…DMAC、（４）…リクエス
ト制御部、（５）…レジスタR/W制御部、（６）…レジ
スタ、（７）…外部バス制御部、（８）…アドレス制御
部、（９）…制御信号生成部、（１０）…データ制御
部、（１１）…データバッファ、（１３）…バンクビッ
ト生成部、（１４）…ロウアドレス生成部、（１５）…
カラムアドレス生成部、（１６）…バンクビットセレク
タ、（１７）…出力アドレスセレクタ、（２７）…マイ
クロプロセッサ、（２８）…シンクロナスDRAM。

Claims (6)

【特許請求の範囲】
1. 【請求項１】中央処理ユニットと、前記中央処理ユニッ
   トからアドレス信号を入力し、複数のバンクを有するメ
   モリへアドレスを出力して、メモリからのデータの読み
   出し若しくはメモリへのデータの書き込みを行うメモリ
   制御部とを有するマイクロプロセッサにおいて、 前記メモリ制御部は、前記アドレス信号のどのビットを
   バンクを選択するバンク信号として使用するかを示すバ
   ンク情報を記憶する記憶手段を有することを特徴とする
   マイクロプロセッサ。
2. 【請求項２】請求項１に記載のマイクロプロセッサにお
   いて、前記記憶手段に記憶したバンク情報を入力し該バ
   ンク情報に応じて前記アドレス信号のうちの所定の位置
   のビットをバンク信号としてメモリに出力する制御手段
   を、前記メモリ制御部中に備えたことを特徴とするマイ
   クロプロセッサ。
3. 【請求項３】中央処理ユニットを有し、前記中央処理ユ
   ニットからの複数ビットからなるアドレス信号によっ
   て、複数のバンクを有するメモリからのデータの読み出
   し若しくはメモリへのデータの書き込みを行うマイクロ
   プロセッサであって、 前記アドレス信号の前記複数のビットのうち、どのビッ
   ト位置の信号をバンクを選択する信号として使用するか
   の情報を記憶する手段を有するマイクロプロセッサ。
4. 【請求項４】中央処理ユニットを有し、前記中央処理ユ
   ニットからの複数ビットからなるアドレス信号によっ
   て、複数バンクを有するメモリからのデータの読み出し
   若しくはメモリへのデータの書き込みを行うマイクロプ
   ロセッサであって、 前記アドレス信号の前記複数のビットのうち、どのビッ
   ト位置の信号をバンクを選択する信号として使用するか
   を変更する手段を有するマイクロプロセッサ。
5. 【請求項５】複数の信号出力ピンを有し、これらのピン
   からメモリに対してアドレスとバンクを指定するバンク
   信号を出力して、メモリからのデータの読み出し若しく
   はメモリへのデータの書き込みを行う半導体集積回路装
   置において、 前記半導体集積回路装置内で発行されるアドレスのそれ
   ぞれのビット位置と前記信号出力ピンとの対応関係を、
   前記半導体集積回路装置内で変更する手段を有すること
   を特徴とする半導体集積回路装置。
6. 【請求項６】マイクロプロセッサと、 前記マイクロプロセッサに接続されるメモリとを有する
   メモリシステムであって、 前記メモリは複数のバンクを有し、 前記マイクロプロセッサは、中央処理ユニットと、中央
   処理ユニットが出力する前記メモリのアクセスのための
   アドレス信号のどのビットをバンクを選択するバンク信
   号として使用するかを示すバンク情報を記憶する記憶手
   段とを有することを特徴とする、メモリシステム。