JPH025286A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPH025286A JPH025286A JP63154179A JP15417988A JPH025286A JP H025286 A JPH025286 A JP H025286A JP 63154179 A JP63154179 A JP 63154179A JP 15417988 A JP15417988 A JP 15417988A JP H025286 A JPH025286 A JP H025286A
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- write
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- cycle
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＤＲＡＭ （ダイナミックラム）を用いた、
メモリ回路のリードリクエスト（読み出し要求）、ライ
ドリクエスト（書き込み要求）の競合における優先順位
の調停（以下アービトレーションと呼ぶ）を行うメモリ
制御回路に関する。
メモリ回路のリードリクエスト（読み出し要求）、ライ
ドリクエスト（書き込み要求）の競合における優先順位
の調停（以下アービトレーションと呼ぶ）を行うメモリ
制御回路に関する。
本発明は、ＤＲＡＭを用いたメモリ回路において、メモ
リ制御回路がリードリクエストとライドリクエストの受
けつけ及び実行の優先順位を一定時間ごとに切換え、リ
ードリクエストとライドリクエストが同時に発生した場
合や、リードサイクル（読み出し動作）中にライドリク
エストが発生した場合、またその逆、ライトサイクル（
書き込み動作）中にリードリクエストが発生した場合等
の競合時に、リードリクエストを優先的に受けつけ、ラ
イドリクエストは待たせたままで、リードサイクルを行
なったり、ライドリクエストを優先的に受けつけ、リー
ドリクエストは待たせたままで、ライトサイクルを行う
為の優先順位を決めるアービトレーションを行ない、Ｄ
ＲＡＭにロウアドレスを出力し、ＲＡＳ（ロウアドレス
ストＯ−ブ）信号の立下りによりＤＲＡＭ内部にラッチ
させ、以後ＲＡＳ信号をロウレベルにしたままで、ＣＡ
Ｓ （カラムアドレスストローブ）信号を動作させ、カ
ラムアドレスを変えることによって連続してリードサイ
クル動作や連続してライトサイクル動作を行うことがで
きＲＡＳ信号の変化がなく、サイクル毎にロウアドレス
を設定せず通常サイクルにくらベリード、ライトのアド
レスが入力され、データの出力または入力が確実するま
でのアクセスタイムやサイクルタイムが小さくなるＤＲ
ＡＭの公知技術であるページモードを用いて、ＤＲＡＭ
（以下ダイナミックラムと述べる）のデータ転送効率を
上げることを目的としたものである。
リ制御回路がリードリクエストとライドリクエストの受
けつけ及び実行の優先順位を一定時間ごとに切換え、リ
ードリクエストとライドリクエストが同時に発生した場
合や、リードサイクル（読み出し動作）中にライドリク
エストが発生した場合、またその逆、ライトサイクル（
書き込み動作）中にリードリクエストが発生した場合等
の競合時に、リードリクエストを優先的に受けつけ、ラ
イドリクエストは待たせたままで、リードサイクルを行
なったり、ライドリクエストを優先的に受けつけ、リー
ドリクエストは待たせたままで、ライトサイクルを行う
為の優先順位を決めるアービトレーションを行ない、Ｄ
ＲＡＭにロウアドレスを出力し、ＲＡＳ（ロウアドレス
ストＯ−ブ）信号の立下りによりＤＲＡＭ内部にラッチ
させ、以後ＲＡＳ信号をロウレベルにしたままで、ＣＡ
Ｓ （カラムアドレスストローブ）信号を動作させ、カ
ラムアドレスを変えることによって連続してリードサイ
クル動作や連続してライトサイクル動作を行うことがで
きＲＡＳ信号の変化がなく、サイクル毎にロウアドレス
を設定せず通常サイクルにくらベリード、ライトのアド
レスが入力され、データの出力または入力が確実するま
でのアクセスタイムやサイクルタイムが小さくなるＤＲ
ＡＭの公知技術であるページモードを用いて、ＤＲＡＭ
（以下ダイナミックラムと述べる）のデータ転送効率を
上げることを目的としたものである。
従来のＤＲＡＭメモリ回路は、例えば、第２図に示すも
のであり、メモリ制御回路１４とダイナミックラム１３
とリードデータバッファ１１とライトデータバッファ１
２よりなり、図示しない、例えばマイクロプロセッサシ
ステム（以下マイコンシステムと呼ぶ）により、メモリ
制御回路１４はあらかじめアービトレーション設定をさ
れ、リードリクエスト信号または、ライドリクエスト信
号の入力により、ダイナミックラム１３にＲＡＳ信号、
ＣＡＳ信号、ＷＲ（ライト）信号、及びアドレスを出力
し、ダイナミックラム１３よりり−ドバッファ１１にリ
ードデータを出力するリードサイクルや、ダイナミック
ラム１３にライｉ・バッファ１２よりライトデータを入
力するライトサイクルを行い、それぞれのサイクルが終
了すると、その終了をリードリクエスト信号とライトア
クノリッジ信号によりマイコンシステムに知らせ、各リ
クエスト信号を終了するという構成であった。
のであり、メモリ制御回路１４とダイナミックラム１３
とリードデータバッファ１１とライトデータバッファ１
２よりなり、図示しない、例えばマイクロプロセッサシ
ステム（以下マイコンシステムと呼ぶ）により、メモリ
制御回路１４はあらかじめアービトレーション設定をさ
れ、リードリクエスト信号または、ライドリクエスト信
号の入力により、ダイナミックラム１３にＲＡＳ信号、
ＣＡＳ信号、ＷＲ（ライト）信号、及びアドレスを出力
し、ダイナミックラム１３よりり−ドバッファ１１にリ
ードデータを出力するリードサイクルや、ダイナミック
ラム１３にライｉ・バッファ１２よりライトデータを入
力するライトサイクルを行い、それぞれのサイクルが終
了すると、その終了をリードリクエスト信号とライトア
クノリッジ信号によりマイコンシステムに知らせ、各リ
クエスト信号を終了するという構成であった。
この構成において、リードとライトの競合時における上
記アービトレーションには、（１）リードリクエストと
ライドリクエストの間に、優先順位は設けず、リードサ
イクルとライトサイクルを固定的に交互に行う方式（リ
ードサイクルの後にはかならずライトサイクルが、又ラ
イトサイクルの後にかならずリードサイクルが、サイク
ルの実行の有無にかかわらずある一定時間設けられてい
る。）、（２）リードリクエストを常に優先とする方式
（リード、ライト競合が生じた場合でも、ライトは待た
せリードサイクルを常に優先的に行う、）、（３）ライ
ドリクエストを常に優先とする方式（ライト、リード競
合が生じた場合でもリードは待たせライトサイクルを常
に優先的に行う、）の３つの方式があった。
記アービトレーションには、（１）リードリクエストと
ライドリクエストの間に、優先順位は設けず、リードサ
イクルとライトサイクルを固定的に交互に行う方式（リ
ードサイクルの後にはかならずライトサイクルが、又ラ
イトサイクルの後にかならずリードサイクルが、サイク
ルの実行の有無にかかわらずある一定時間設けられてい
る。）、（２）リードリクエストを常に優先とする方式
（リード、ライト競合が生じた場合でも、ライトは待た
せリードサイクルを常に優先的に行う、）、（３）ライ
ドリクエストを常に優先とする方式（ライト、リード競
合が生じた場合でもリードは待たせライトサイクルを常
に優先的に行う、）の３つの方式があった。
従来のＤＲＡＭ回路のリードサイクル、ライトサイクル
は、第２図、第３図、第４図に示すように、メモリ制御
回路１４からダイナミックラム１３にロウアドレスが入
力され、ＲＡＳ信号１８の立ち下りによりダイナミツク
ラム１３内部にラッチされ、次に、カラムアドレスが入
力され、ＣＡＳ信号１９の立ち下りにより内部にラッチ
されてアドレスが確定する。そして、メモリ制御回路１
４よりダイナミックラム１３に出力されるＷＥ傷信号、
ロウレベルの時、ライトデータバッファ１２よりダイナ
ミックラム１３にデータが書き込まれ（第４図に示すラ
イトサイクル時）、ＷＥ傷信号ハイレベルの時、リード
データバッファ１１にダイナミックラム１３よりデータ
が読み出され（第３図に示すリードサイクル時）、共に
出力されているＲＡＳ、ＣＡＳ信号１８．１９が共にハ
イレベルに立ち上ることにより終了する。そして、再度
リードまたはライトサイクルを行う場合、第２図、第３
図に示す様に、前記サイクルのＲＡＳ、ＣＡＳ信号１８
．１９が立ち上ってから、ＲＡＳプリチャージＴ８時間
後でなければ、ＲＡＳ信号１８をロウレベルに下げ、次
のサイクルを始めることは出来ないという課題があった
。また、（１）前記、リードサイクルとライトサイクル
に優先順位を設けず、固定的に交互に行う方式において
、各サイクル後に前後プリチャージＴ、時間があり、ま
た、リードとライトが交互に行われる為、サイクルタイ
ムが、小さくなるベージモードを使用出来ず、同時に競
合が生じていない、リードだけの時またはライトだけの
時、リードサイクル後に空のサイクルがまたは、ライト
サイクル後に空のサイクルがかならず存在し、データ転
送効率が悪いという課題と、 （２）前記、リードリクエストを特徴とする特許におい
て、同様にプリチャージＴ宜時間と前記競合が生じた時
、リードリクエストの終了までライドリクエストは待た
され、リードサイクル終了後、ライドリクエストが受け
つけられライトサイクルが開始実行される。しかしリー
ドリクエストが、メモリ制御回路１４に入力されると、
ライトサイクルが終了後に、再びリードサイクルが実行
され、ライドリクエストは再びリードリクエストが終了
するまで待たせられる。したがって、リードサイクルは
、集中的に実行されつづけ、その間、ライドリクエスト
は、待たされつづける場合が生じ、リード・ライトの平
滑化されず、データ転送効率が悪く、またこの方式で転
送効率を上げるには、高速で高価なメモリ回路となる課
題と、（３）前記、リードリクエストを優先とする方式
において、上記リードリクエスト潰先方式と同様に、プ
リチャージＴ＋時間及び、ライドリクエスト優先による
連続的なライトサイクルの実行とリードリクエスト待機
により生ずるデータ転送効率の悪さと高速で高価なメモ
リ回路となる課題があつた。
は、第２図、第３図、第４図に示すように、メモリ制御
回路１４からダイナミックラム１３にロウアドレスが入
力され、ＲＡＳ信号１８の立ち下りによりダイナミツク
ラム１３内部にラッチされ、次に、カラムアドレスが入
力され、ＣＡＳ信号１９の立ち下りにより内部にラッチ
されてアドレスが確定する。そして、メモリ制御回路１
４よりダイナミックラム１３に出力されるＷＥ傷信号、
ロウレベルの時、ライトデータバッファ１２よりダイナ
ミックラム１３にデータが書き込まれ（第４図に示すラ
イトサイクル時）、ＷＥ傷信号ハイレベルの時、リード
データバッファ１１にダイナミックラム１３よりデータ
が読み出され（第３図に示すリードサイクル時）、共に
出力されているＲＡＳ、ＣＡＳ信号１８．１９が共にハ
イレベルに立ち上ることにより終了する。そして、再度
リードまたはライトサイクルを行う場合、第２図、第３
図に示す様に、前記サイクルのＲＡＳ、ＣＡＳ信号１８
．１９が立ち上ってから、ＲＡＳプリチャージＴ８時間
後でなければ、ＲＡＳ信号１８をロウレベルに下げ、次
のサイクルを始めることは出来ないという課題があった
。また、（１）前記、リードサイクルとライトサイクル
に優先順位を設けず、固定的に交互に行う方式において
、各サイクル後に前後プリチャージＴ、時間があり、ま
た、リードとライトが交互に行われる為、サイクルタイ
ムが、小さくなるベージモードを使用出来ず、同時に競
合が生じていない、リードだけの時またはライトだけの
時、リードサイクル後に空のサイクルがまたは、ライト
サイクル後に空のサイクルがかならず存在し、データ転
送効率が悪いという課題と、 （２）前記、リードリクエストを特徴とする特許におい
て、同様にプリチャージＴ宜時間と前記競合が生じた時
、リードリクエストの終了までライドリクエストは待た
され、リードサイクル終了後、ライドリクエストが受け
つけられライトサイクルが開始実行される。しかしリー
ドリクエストが、メモリ制御回路１４に入力されると、
ライトサイクルが終了後に、再びリードサイクルが実行
され、ライドリクエストは再びリードリクエストが終了
するまで待たせられる。したがって、リードサイクルは
、集中的に実行されつづけ、その間、ライドリクエスト
は、待たされつづける場合が生じ、リード・ライトの平
滑化されず、データ転送効率が悪く、またこの方式で転
送効率を上げるには、高速で高価なメモリ回路となる課
題と、（３）前記、リードリクエストを優先とする方式
において、上記リードリクエスト潰先方式と同様に、プ
リチャージＴ＋時間及び、ライドリクエスト優先による
連続的なライトサイクルの実行とリードリクエスト待機
により生ずるデータ転送効率の悪さと高速で高価なメモ
リ回路となる課題があつた。
従来の課題を解決するために、本発明は、一定時間ごと
にダイナミックラムのリフレッシュを要求するリフレッ
シュリクエスト発生回路と、マイコンシステムにより、
ライトアドレス、リードアドレスが設定され、アドレス
がカウントＵＰする、ライトロウアドレスカウンター、
ライトカラムアドレスカウンター、リードロウアドレス
カウンター リードカラムアドレスカウンターと、前３
己カウンター郡の出力を選択するアドレスセレクタと、
データをリード、ライトするダイナミックラムと、デー
タを供給するリードバッファ、ライトバッファと、これ
ら各構成要素を制御するメモリ制御回路を具備する構成
とした。
にダイナミックラムのリフレッシュを要求するリフレッ
シュリクエスト発生回路と、マイコンシステムにより、
ライトアドレス、リードアドレスが設定され、アドレス
がカウントＵＰする、ライトロウアドレスカウンター、
ライトカラムアドレスカウンター、リードロウアドレス
カウンター リードカラムアドレスカウンターと、前３
己カウンター郡の出力を選択するアドレスセレクタと、
データをリード、ライトするダイナミックラムと、デー
タを供給するリードバッファ、ライトバッファと、これ
ら各構成要素を制御するメモリ制御回路を具備する構成
とした。
一定間隔でリフレッシュリクエスト発生回路から発生す
るリフレッシュリクエスト信号は、最優先でメモリ制御
回路に受けつけられる。メモリ制御回路は、ダイナミッ
クラムをリフレシュすると共に、リードリクエストとラ
イドリクエストの優先順位を交互に切換え次のリフレッ
シュリクエストが来るまで、優先順位を保持する。そし
て、リードリクエストとライドリクエストの競合時には
、その時刻における優先順位に従い、メモリ制御回路は
、前記アービトレーションを行い、このリフレッシュ間
隔での優先＋１ｉ１位は不変であることから、データ転
送効率のより前記ベージモードを使用する為に、ライト
ロウアドレスカウンターと、ライトカラムアドレスカウ
ンターとリードロウアドレスカウンターとリードカラム
アドレスカウンターにそれぞれアドレスをカウントＵＰ
する信号と、ダイナミックラムに前記カウンタ郡（ライ
トロウアドレスカウンター、ライトカラムアドレスカウ
ンター リードロウアドレスカウンター、リードカラム
アドレスカウンター）の出力をアドレスとして、選択的
に与えるアドレスセレクタ及び、ダイナミックラムにデ
ータを供給又は、取り出すライトバッファ、リードバッ
ファのセレクト信号と、ダイナミックラムにリード、ラ
イトを行う、ＲＡＳ信号、ＣＡＳ信号、ＷＥ傷信号制御
する。したがって、この定期的なリフレッシュリクエス
ト信号による優先順位の切換えにより前記、競合時にも
連続的なリードサイクルと同様のライトサイクルが出来
るベージモードによってリードとライトの平、滑止がで
き、データ転送効率が上る。また当然のごとく、リード
優先期間でリードリクエストが発生しておらず、ライド
リクエストのみ発生している場合には、あくまで、その
期間においてリード優先ということなのでリードリクエ
ストが発生していないのであるからライトリクニスＩ・
はメモリ制卸回路に受けつけられ、ライトサイクルが実
行される。またリードとライトが逆の立場の時も同様で
ある。
るリフレッシュリクエスト信号は、最優先でメモリ制御
回路に受けつけられる。メモリ制御回路は、ダイナミッ
クラムをリフレシュすると共に、リードリクエストとラ
イドリクエストの優先順位を交互に切換え次のリフレッ
シュリクエストが来るまで、優先順位を保持する。そし
て、リードリクエストとライドリクエストの競合時には
、その時刻における優先順位に従い、メモリ制御回路は
、前記アービトレーションを行い、このリフレッシュ間
隔での優先＋１ｉ１位は不変であることから、データ転
送効率のより前記ベージモードを使用する為に、ライト
ロウアドレスカウンターと、ライトカラムアドレスカウ
ンターとリードロウアドレスカウンターとリードカラム
アドレスカウンターにそれぞれアドレスをカウントＵＰ
する信号と、ダイナミックラムに前記カウンタ郡（ライ
トロウアドレスカウンター、ライトカラムアドレスカウ
ンター リードロウアドレスカウンター、リードカラム
アドレスカウンター）の出力をアドレスとして、選択的
に与えるアドレスセレクタ及び、ダイナミックラムにデ
ータを供給又は、取り出すライトバッファ、リードバッ
ファのセレクト信号と、ダイナミックラムにリード、ラ
イトを行う、ＲＡＳ信号、ＣＡＳ信号、ＷＥ傷信号制御
する。したがって、この定期的なリフレッシュリクエス
ト信号による優先順位の切換えにより前記、競合時にも
連続的なリードサイクルと同様のライトサイクルが出来
るベージモードによってリードとライトの平、滑止がで
き、データ転送効率が上る。また当然のごとく、リード
優先期間でリードリクエストが発生しておらず、ライド
リクエストのみ発生している場合には、あくまで、その
期間においてリード優先ということなのでリードリクエ
ストが発生していないのであるからライトリクニスＩ・
はメモリ制卸回路に受けつけられ、ライトサイクルが実
行される。またリードとライトが逆の立場の時も同様で
ある。
以下、本発明の実施例を図面に基づき詳細な説明をする
。第１図は、本発明の一実施例を示す回路図である。第
５図、第６図はある一例のタイミング図であるリフレッ
シュリクエスト発生回路１０より一定間隔でリフレッシ
ュ要求を示すリフレッシュリクエスト信号がメモリ制御
回路９に入力されており、メモリ制御回路９は、リフレ
ッシュリクエスト発生回路１０にリフレッシュサイクル
が終った事を示すリフレッシュアクノリッジ信号を第５
図、第６図の■のタイミングで出力し、あらかじめライ
トスタートアドレスが設定されるライトロウアドレスカ
ウンタ５とライトカラムアドレス６には、それぞれカウ
ントＵＰするライトロウアドレスカウントＵＰ信号及び
ライトカラムアドレスカウントＵＰ信号を出力し、同様
に、あらかじめリードスタートアドレスが設定されるリ
ードロウアドレスカウンタ７とリードカラムアドレスカ
ウンタ８に、それぞれカランＩ−Ｕ Ｐするリードロウ
アドレスカランＩ−Ｕ Ｐ信号及びリードカラムアドレ
スカウントＵＰ信号をそれぞれ出力し、上記アドレスカ
ウンタ郡（ライトロウアドレスカウンター、ライトカラ
ムアドレスカウンター リードロウアドレスカウンター
リードカラムアドレスカウンター）より出力され４ラ
イトロウアドレス、ライトカラムアドレス、リードロウ
アドレス、リードカラムアドレスが入力するアドレスセ
レクタ４とライトデータをダイナミックラム３に入力す
るライトデータバッファ２とダイナミックラム３からの
リードデータを出力するリードデータバッファ１のそれ
ぞれを制御するリードセレクト信号、ライトセレクト信
号を出力し、アドレスセレクタ４よりダイナミックラム
３に入力されるアドレスのデータをリード、ライトする
、ＲＡＳ信号、ＣＡＳ信号、ＷＲ信号を出力する。第５
図に示す様にメモリ制御回路９がライト優先状態である
時、リードリクエスト信号とライドリクエスト信号の発
生により上記競合が発生すると、メモリ制御回路９は、
前記アービトレーションを行いライト優先期間であるこ
とからリードリクエスト信号を、待たせライドリクエス
ト信号を受付け、前記ベージモードのライトサイクルを
開始する。
。第１図は、本発明の一実施例を示す回路図である。第
５図、第６図はある一例のタイミング図であるリフレッ
シュリクエスト発生回路１０より一定間隔でリフレッシ
ュ要求を示すリフレッシュリクエスト信号がメモリ制御
回路９に入力されており、メモリ制御回路９は、リフレ
ッシュリクエスト発生回路１０にリフレッシュサイクル
が終った事を示すリフレッシュアクノリッジ信号を第５
図、第６図の■のタイミングで出力し、あらかじめライ
トスタートアドレスが設定されるライトロウアドレスカ
ウンタ５とライトカラムアドレス６には、それぞれカウ
ントＵＰするライトロウアドレスカウントＵＰ信号及び
ライトカラムアドレスカウントＵＰ信号を出力し、同様
に、あらかじめリードスタートアドレスが設定されるリ
ードロウアドレスカウンタ７とリードカラムアドレスカ
ウンタ８に、それぞれカランＩ−Ｕ Ｐするリードロウ
アドレスカランＩ−Ｕ Ｐ信号及びリードカラムアドレ
スカウントＵＰ信号をそれぞれ出力し、上記アドレスカ
ウンタ郡（ライトロウアドレスカウンター、ライトカラ
ムアドレスカウンター リードロウアドレスカウンター
リードカラムアドレスカウンター）より出力され４ラ
イトロウアドレス、ライトカラムアドレス、リードロウ
アドレス、リードカラムアドレスが入力するアドレスセ
レクタ４とライトデータをダイナミックラム３に入力す
るライトデータバッファ２とダイナミックラム３からの
リードデータを出力するリードデータバッファ１のそれ
ぞれを制御するリードセレクト信号、ライトセレクト信
号を出力し、アドレスセレクタ４よりダイナミックラム
３に入力されるアドレスのデータをリード、ライトする
、ＲＡＳ信号、ＣＡＳ信号、ＷＲ信号を出力する。第５
図に示す様にメモリ制御回路９がライト優先状態である
時、リードリクエスト信号とライドリクエスト信号の発
生により上記競合が発生すると、メモリ制御回路９は、
前記アービトレーションを行いライト優先期間であるこ
とからリードリクエスト信号を、待たせライドリクエス
ト信号を受付け、前記ベージモードのライトサイクルを
開始する。
まず、メモリ制御回路９は、ダイナミックラム３にライ
トロウアドレスを与える為に、アドレスセレクタ４にラ
イトセレクト信号を出力し、またダイナミックラム３に
ＲＡＳ信号を■のタイミングで出力し、ダイナミックラ
ム３にライトロウアドレスが取り込まれると、次に、ラ
イトカラムアドレスを与える為に、アドレスセレクタ４
とライトデータバッファ２にライトセレクト信号を、ま
たダイナミックラム３に、ＷＥ倍信号びＣＡＳ信号を■
及び■のタイミングで出力し、ライトデータをダイナミ
ックラム３に、取り込む、その後、ＥＡＳ信号、ＷＥ倍
信号■のタイミングで立ち上げ初期のライトサイクルを
終了する０次にメモリ制御回路９は、前記ページモード
を行う為に、ＲＡＳ信号の出力を保持しつづけ、ライト
カラムアドレスカウントＵＰ信号によりライトカラムア
ドレスカウンター６をＵＲＬ、カウントｔＪＰされたラ
イトカラムアドレスをライトセレクト信号によりダイナ
ミックラム３及びライトバッファ２に与え、さらにダイ
ナミックラム３にＷＥ倍信号−ＣＡ Ｓ信号を■及び■
のタイミングで出力することにより、ライトバッファ３
より出力されるライトデータをダイナミックラム３に取
り込み、その後ＣＡＳ信号、ＷＥ倍信号■のタイミング
で立ち上げる。この様にＲＡＳ信号及びライトロウアド
レスを保持したまま、ライトカラムアドレスカウンタ６
のカウントＵＰによるライトカラムアドレスの更新及び
、ＣＡＳ信号、ＷＥ倍信号動作によるベージモードのラ
イトサイクルをライドリクエストが保持されているかぎ
り、優先順位が切換わるリフレッシュサイクルまで繰り
返し行う、リフレッシュ発生回路１０よりリフレッシュ
リクエスト信号がメモリ制御回路９に入力されると、リ
フレッシュリクエストはｉｔ先で受けつけられ、ページ
モードライ１〜サイクル終了後、ＣＡＳ信号、ＲＡＳ信
号の順に■及び［相］のタイミングでダイナミックラム
３に出力し、リフレッシュするリフレッシュサイクルを
行い、同時に、リードとライトの優先順位の切換えを行
い、リフレッシュサイクル終了後、リフレッシュリクエ
スト発生回路１０に、リフレッシュアクノリッジ信号を
■のタイミングで出力する。したがって、図５に示す様
に、リフレッシュサイクル終了後、リードサイクルが優
先となり、ライドリクエストが、メモリ制御回路９に入
力されていても、リードリクエストが入力されていれば
、ライドリクエストを持たせ優先的にリードリクエスト
が受付けられ、メモリ制御回路９は前記に述べたページ
ライトサイクル同様の、ページリードサイクロを開始す
る。まずメモリ制御回路９は、ダイナミックラム３にリ
ードロウアドレスを午える為に、アドレスセレクタ４に
リード上１／クト信号を出力し、またダイナミックラム
３にＲＡＳ信号を０のタイミングで出力し、ダイナミッ
クラム３にリードロウアドレスが取り込まれると、次に
リードカラムアドレスな手える為に、アドレスセレクタ
４及びリードデータを出力する為にリードデータバッフ
ァ１にり・−・ドセレクト信号を、またダイナミックラ
ム３にＣＡＳ信号及び、ＷＥ倍信号ＷＥ倍信号ハイレベ
ル）、を■のタイミングで出力し、リードデータをリー
ドバッファ１に出力した後、ＣＡＳ信号を■のタイミン
グで立ち上げ初期のリードサイクルを実行する６次にメ
モリ制御回路９は、前記ページモードを行う為に、に、
ＲＡＳ信号の出力を保持しつづけ、リードカラムアドレ
スカウントＵＰ信号によりリードカラムアドレスカウン
ター８をＵＲＬ、カウントＵＰされたアドレスをリード
セレクト信号によりダイナミックラム３及びリードバッ
ファ１に与え、さらにダイナミックラム３にＣＡＳ信号
、ＷＥ倍信号［相］のタイミングで出力することにより
、リードデータを、ダイナミックラム３より読み出し、
リードバッファ１に出力し、その後、ＣＡＳ信号を■の
タイミングで立ち上げる。この様に、ＲＡＳ信号及びリ
ードロウアドレスを保持したまま、リードカラムアドレ
スカウンター８のカランｌ−Ｕ Ｐにより、リードカラ
ムアドレス及び、ＣＡＳ信号、ＷＥ倍信号動作によるベ
ージモードのリードサイクルをリードリクエストが保持
されているかぎり優先順位が切換わるリフレッシュサイ
クルまで繰り返し行う、また図６に示すように、ライト
優先の期間では、リードリクエストを待たせページモー
ドライトサイクルを実行し、リフレッシュサイクルによ
りルによって優先順位が切換わり、リード優先となりペ
ージモードリードサイクルが実行される。この時、ライ
ドリクエストは待たされるが、リード優先期間でページ
モードリードサイクルが終了した場合、（Ｉ９のタイミ
ングでリードリクエスト終了）当然のごとく、リードリ
クエストが発生していないから、リード優先の区間であ
っても、■のタイミングでライドリクエストが受付けら
れ、この期間で、リードリクエストが、メモリ制御回路
９に、入力されないかぎり、リフレッシュサイクルまで
、ページモードライトサイクルが実行される。
トロウアドレスを与える為に、アドレスセレクタ４にラ
イトセレクト信号を出力し、またダイナミックラム３に
ＲＡＳ信号を■のタイミングで出力し、ダイナミックラ
ム３にライトロウアドレスが取り込まれると、次に、ラ
イトカラムアドレスを与える為に、アドレスセレクタ４
とライトデータバッファ２にライトセレクト信号を、ま
たダイナミックラム３に、ＷＥ倍信号びＣＡＳ信号を■
及び■のタイミングで出力し、ライトデータをダイナミ
ックラム３に、取り込む、その後、ＥＡＳ信号、ＷＥ倍
信号■のタイミングで立ち上げ初期のライトサイクルを
終了する０次にメモリ制御回路９は、前記ページモード
を行う為に、ＲＡＳ信号の出力を保持しつづけ、ライト
カラムアドレスカウントＵＰ信号によりライトカラムア
ドレスカウンター６をＵＲＬ、カウントｔＪＰされたラ
イトカラムアドレスをライトセレクト信号によりダイナ
ミックラム３及びライトバッファ２に与え、さらにダイ
ナミックラム３にＷＥ倍信号−ＣＡ Ｓ信号を■及び■
のタイミングで出力することにより、ライトバッファ３
より出力されるライトデータをダイナミックラム３に取
り込み、その後ＣＡＳ信号、ＷＥ倍信号■のタイミング
で立ち上げる。この様にＲＡＳ信号及びライトロウアド
レスを保持したまま、ライトカラムアドレスカウンタ６
のカウントＵＰによるライトカラムアドレスの更新及び
、ＣＡＳ信号、ＷＥ倍信号動作によるベージモードのラ
イトサイクルをライドリクエストが保持されているかぎ
り、優先順位が切換わるリフレッシュサイクルまで繰り
返し行う、リフレッシュ発生回路１０よりリフレッシュ
リクエスト信号がメモリ制御回路９に入力されると、リ
フレッシュリクエストはｉｔ先で受けつけられ、ページ
モードライ１〜サイクル終了後、ＣＡＳ信号、ＲＡＳ信
号の順に■及び［相］のタイミングでダイナミックラム
３に出力し、リフレッシュするリフレッシュサイクルを
行い、同時に、リードとライトの優先順位の切換えを行
い、リフレッシュサイクル終了後、リフレッシュリクエ
スト発生回路１０に、リフレッシュアクノリッジ信号を
■のタイミングで出力する。したがって、図５に示す様
に、リフレッシュサイクル終了後、リードサイクルが優
先となり、ライドリクエストが、メモリ制御回路９に入
力されていても、リードリクエストが入力されていれば
、ライドリクエストを持たせ優先的にリードリクエスト
が受付けられ、メモリ制御回路９は前記に述べたページ
ライトサイクル同様の、ページリードサイクロを開始す
る。まずメモリ制御回路９は、ダイナミックラム３にリ
ードロウアドレスを午える為に、アドレスセレクタ４に
リード上１／クト信号を出力し、またダイナミックラム
３にＲＡＳ信号を０のタイミングで出力し、ダイナミッ
クラム３にリードロウアドレスが取り込まれると、次に
リードカラムアドレスな手える為に、アドレスセレクタ
４及びリードデータを出力する為にリードデータバッフ
ァ１にり・−・ドセレクト信号を、またダイナミックラ
ム３にＣＡＳ信号及び、ＷＥ倍信号ＷＥ倍信号ハイレベ
ル）、を■のタイミングで出力し、リードデータをリー
ドバッファ１に出力した後、ＣＡＳ信号を■のタイミン
グで立ち上げ初期のリードサイクルを実行する６次にメ
モリ制御回路９は、前記ページモードを行う為に、に、
ＲＡＳ信号の出力を保持しつづけ、リードカラムアドレ
スカウントＵＰ信号によりリードカラムアドレスカウン
ター８をＵＲＬ、カウントＵＰされたアドレスをリード
セレクト信号によりダイナミックラム３及びリードバッ
ファ１に与え、さらにダイナミックラム３にＣＡＳ信号
、ＷＥ倍信号［相］のタイミングで出力することにより
、リードデータを、ダイナミックラム３より読み出し、
リードバッファ１に出力し、その後、ＣＡＳ信号を■の
タイミングで立ち上げる。この様に、ＲＡＳ信号及びリ
ードロウアドレスを保持したまま、リードカラムアドレ
スカウンター８のカランｌ−Ｕ Ｐにより、リードカラ
ムアドレス及び、ＣＡＳ信号、ＷＥ倍信号動作によるベ
ージモードのリードサイクルをリードリクエストが保持
されているかぎり優先順位が切換わるリフレッシュサイ
クルまで繰り返し行う、また図６に示すように、ライト
優先の期間では、リードリクエストを待たせページモー
ドライトサイクルを実行し、リフレッシュサイクルによ
りルによって優先順位が切換わり、リード優先となりペ
ージモードリードサイクルが実行される。この時、ライ
ドリクエストは待たされるが、リード優先期間でページ
モードリードサイクルが終了した場合、（Ｉ９のタイミ
ングでリードリクエスト終了）当然のごとく、リードリ
クエストが発生していないから、リード優先の区間であ
っても、■のタイミングでライドリクエストが受付けら
れ、この期間で、リードリクエストが、メモリ制御回路
９に、入力されないかぎり、リフレッシュサイクルまで
、ページモードライトサイクルが実行される。
以上、説明したように、本発明では、リード、ライトの
アクセスタイムやサイクルタイムが小さくなる。ベージ
モードを用いて、ダイナミックラムのリードサイクル、
ライトサイクルの時間を短くし、リード、ライト競合時
の優先順位を、一定間隔で行なわれるリフレッシュサイ
クルにより、切換えることにより、リードとライトを平
滑化しダイナミックラムのデータ転送効率を上げること
が出来る。
アクセスタイムやサイクルタイムが小さくなる。ベージ
モードを用いて、ダイナミックラムのリードサイクル、
ライトサイクルの時間を短くし、リード、ライト競合時
の優先順位を、一定間隔で行なわれるリフレッシュサイ
クルにより、切換えることにより、リードとライトを平
滑化しダイナミックラムのデータ転送効率を上げること
が出来る。
【図面の簡単な説明】
第１図は、本発明のＤＲＡＭ回路図、第２図は、従来の
ＤＲＡＭ回路図、第３図は、ダイナミックラム・リード
・サイクル・タイミング図、第４図は、ダイナミク・ラ
ム・ライトサイクル・タイミング図、第５図は、リード
とライトの競合時における優先順位切換えタイミング図
、第６図は、リード優先時にリードサイクルが終了し、
ライトサイクルが受付けられた時のタイミング図。 １ ・ ２ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ ・リードデータバッファ ・ライトデータバッファ ・ダイナミックラム ・アドレスセレクタ ・ライトロウアドレスカウンター ・ライトカラムアドレスカウンター ・リードロウアドレスカウンター ・リードカラムアドレスカウンター ・メモリ制御回路 リフレッシュリフニス リードデータバッファ ライトデータバッファ ダイナミックラム メモリ制御回路 ト発生回路 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助データ １ノードチー Ｔ１；了Ｖ祷；了り＋マージ“竹閣 り゛イブさラフラム・リードサイクルフィミン７゛図第
３図 Ｔ１ 、 はｎ３ごミコｒワう−マー・ｉ時１門デイｊ
ミｖ７１ム・ライトゴイフルフイミソ７°図第４図
ＤＲＡＭ回路図、第３図は、ダイナミックラム・リード
・サイクル・タイミング図、第４図は、ダイナミク・ラ
ム・ライトサイクル・タイミング図、第５図は、リード
とライトの競合時における優先順位切換えタイミング図
、第６図は、リード優先時にリードサイクルが終了し、
ライトサイクルが受付けられた時のタイミング図。 １ ・ ２ ・ ３ ・ ４ ・ ５ ・ ６ ・ ７ ・ ８ ・ ９ ・ ・リードデータバッファ ・ライトデータバッファ ・ダイナミックラム ・アドレスセレクタ ・ライトロウアドレスカウンター ・ライトカラムアドレスカウンター ・リードロウアドレスカウンター ・リードカラムアドレスカウンター ・メモリ制御回路 リフレッシュリフニス リードデータバッファ ライトデータバッファ ダイナミックラム メモリ制御回路 ト発生回路 出願人 セイコー電子工業株式会社 代理人 弁理士 林 敬 之 助データ １ノードチー Ｔ１；了Ｖ祷；了り＋マージ“竹閣 り゛イブさラフラム・リードサイクルフィミン７゛図第
３図 Ｔ１ 、 はｎ３ごミコｒワう−マー・ｉ時１門デイｊ
ミｖ７１ム・ライトゴイフルフイミソ７°図第４図
Claims (1)
- ダイナミックラムを用いたメモリ回路と、前記メモリ回
路にアドレスを与えるアドレス選択回路と、前記アドレ
ス選択回路にアドレスを供給するカウンター回路と、前
記メモリ回路にデータを供給するデータバッファ回路と
、前記メモリ回路、アドレス選択回路、カウンター回路
、データバッファ回路を制御するメモリ制御回路と、メ
モリ制御回路に前記メモリ回路のリフレッシュを要求す
るリフレッシュ発生回路を有するメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154179A JPH025286A (ja) | 1988-06-22 | 1988-06-22 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154179A JPH025286A (ja) | 1988-06-22 | 1988-06-22 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025286A true JPH025286A (ja) | 1990-01-10 |
Family
ID=15578563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154179A Pending JPH025286A (ja) | 1988-06-22 | 1988-06-22 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025286A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5507005A (en) * | 1991-03-18 | 1996-04-09 | Hitachi, Ltd. | Data transferring system between host and I/O using a main buffer with sub-buffers where quantity of data in sub-buffers determine access requests |
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
-
1988
- 1988-06-22 JP JP63154179A patent/JPH025286A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5507005A (en) * | 1991-03-18 | 1996-04-09 | Hitachi, Ltd. | Data transferring system between host and I/O using a main buffer with sub-buffers where quantity of data in sub-buffers determine access requests |
| JP2006059518A (ja) * | 2004-07-29 | 2006-03-02 | Magnachip Semiconductor Ltd | 複数入力信号によるプロセス衝突の防止装置 |
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