JPH04287928A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH04287928A JPH04287928A JP686191A JP686191A JPH04287928A JP H04287928 A JPH04287928 A JP H04287928A JP 686191 A JP686191 A JP 686191A JP 686191 A JP686191 A JP 686191A JP H04287928 A JPH04287928 A JP H04287928A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- high concentration
- semiconductor substrate
- lightly
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ（
ＦＥＴ）に関し、特にＬＤＤ（ライトリ・ドープド・ド
レイン）構造を有するＭＯＳＦＥＴに関するものである
。
ＦＥＴ）に関し、特にＬＤＤ（ライトリ・ドープド・ド
レイン）構造を有するＭＯＳＦＥＴに関するものである
。
【０００２】
【従来の技術】従来のシングル・ドレイン構造を有する
ＭＯＳＦＥＴは図３（ａ）に示される。ｐ形のＳｉ半導
体基板１にはドナー不純物を高い濃度に含んだｎ＋ 形
の高濃度層２，３が形成されており、半導体基板１の表
面にはＳｉＯ２ 膜４が形成されている。このＳｉＯ２
膜４上にはゲート電極５が形成され、また、高濃度層
２，３にオーミック接触してドレイン電極６およびソー
ス電極７が形成されている。
ＭＯＳＦＥＴは図３（ａ）に示される。ｐ形のＳｉ半導
体基板１にはドナー不純物を高い濃度に含んだｎ＋ 形
の高濃度層２，３が形成されており、半導体基板１の表
面にはＳｉＯ２ 膜４が形成されている。このＳｉＯ２
膜４上にはゲート電極５が形成され、また、高濃度層
２，３にオーミック接触してドレイン電極６およびソー
ス電極７が形成されている。
【０００３】また、従来のＬＤＤ構造を有するＭＯＳＦ
ＥＴは図３（ｂ）に示される。このＬＤＤ構造をしたＦ
ＥＴにおいては、高濃度層１１，１２に隣接してライト
リ・ドープ層１３，１４が形成されている。その他の構
造は上記のシングル・ドレイン構造と同様であり、同一
部分については同符号を用いて示してある。
ＥＴは図３（ｂ）に示される。このＬＤＤ構造をしたＦ
ＥＴにおいては、高濃度層１１，１２に隣接してライト
リ・ドープ層１３，１４が形成されている。その他の構
造は上記のシングル・ドレイン構造と同様であり、同一
部分については同符号を用いて示してある。
【０００４】
【発明が解決しようとする課題】しかしながら、上記従
来のシングル・ドレイン構造を有するＦＥＴにおいては
、高濃度層２，３の領域エッジ付近のＳｉ−ＳｉＯ２
界面から暗電流が発生し、ドレイン・リーク電流を生じ
ている。この暗電流は、上記従来のＬＤＤ構造を有する
ＦＥＴにおいてはさらに増加する。これは、ライトリ・
ドープ層１３，１４のＳｉ−ＳｉＯ２ 界面が空乏化す
るためであり、シングル・ドレイン構造ＦＥＴに比較し
て暗電流は増加している。このような暗電流の増加は、
高抵抗ＳＲＡＭメモリセルのデータリテンション特性の
劣化を引き起こし、また、ＤＲＡＭメモリセルのリフレ
ッシュ不良を引き起こす。
来のシングル・ドレイン構造を有するＦＥＴにおいては
、高濃度層２，３の領域エッジ付近のＳｉ−ＳｉＯ２
界面から暗電流が発生し、ドレイン・リーク電流を生じ
ている。この暗電流は、上記従来のＬＤＤ構造を有する
ＦＥＴにおいてはさらに増加する。これは、ライトリ・
ドープ層１３，１４のＳｉ−ＳｉＯ２ 界面が空乏化す
るためであり、シングル・ドレイン構造ＦＥＴに比較し
て暗電流は増加している。このような暗電流の増加は、
高抵抗ＳＲＡＭメモリセルのデータリテンション特性の
劣化を引き起こし、また、ＤＲＡＭメモリセルのリフレ
ッシュ不良を引き起こす。
【０００５】
【課題を解決するための手段】本発明はこのような課題
を解消するためになされたもので、ドレイン電極側の高
濃度層に隣接した第２導電形ライトリドープ層の表層部
に第１導電形のシールド層を絶縁膜に接して形成したも
のである。
を解消するためになされたもので、ドレイン電極側の高
濃度層に隣接した第２導電形ライトリドープ層の表層部
に第１導電形のシールド層を絶縁膜に接して形成したも
のである。
【０００６】
【作用】高濃度層の領域エッジ付近に発生した暗電流は
、シールド層によって遮蔽される。
、シールド層によって遮蔽される。
【０００７】
【実施例】次に、本発明の一実施例によるＭＯＳＦＥＴ
について説明する。図１は本実施例によるＭＯＳＦＥＴ
の断面図、図２は図１に示されたＦＥＴの各製造工程に
おける断面図である。まず、本実施例によるＭＯＳＦＥ
Ｔの製造方法について以下に説明する。
について説明する。図１は本実施例によるＭＯＳＦＥＴ
の断面図、図２は図１に示されたＦＥＴの各製造工程に
おける断面図である。まず、本実施例によるＭＯＳＦＥ
Ｔの製造方法について以下に説明する。
【０００８】最初に、ｐ形のＳｉ半導体基板２１の表面
にＳｉＯ２ からなる絶縁膜２２が形成される。次に、
この絶縁膜２２上にゲート電極２３が形成され、このゲ
ート電極２３をマスクにしてドナー不純物が選択的に軽
くイオン注入される。このイオン注入により、ゲート電
極２３に対して自己整合的にライトリ・ドープ層２４，
２５が形成される（図２（ａ）参照）。ライトリ・ドー
プ層２４，２５の不純物濃度は、イオン注入が軽く行わ
れるため、低濃度に形成されている。
にＳｉＯ２ からなる絶縁膜２２が形成される。次に、
この絶縁膜２２上にゲート電極２３が形成され、このゲ
ート電極２３をマスクにしてドナー不純物が選択的に軽
くイオン注入される。このイオン注入により、ゲート電
極２３に対して自己整合的にライトリ・ドープ層２４，
２５が形成される（図２（ａ）参照）。ライトリ・ドー
プ層２４，２５の不純物濃度は、イオン注入が軽く行わ
れるため、低濃度に形成されている。
【０００９】次に、ゲート電極２３が形成された半導体
基板２１の表面全体にレジスト層２６が形成される。形
成されたレジスト層２６はリソグラフィ技術を用いて選
択的に除去され、ゲート電極２３の脇に所定長Ｌの絶縁
膜２２の露出部分が形成される。次に、レジスト層２６
およびゲート電極２３をマスクにして、露出した絶縁膜
２２にＢＦ２ ＋ イオンが選択注入され、スペーサ層
２７が形成される（同図（ｂ）参照）。この際、絶縁膜
２２の露出長さＬは、ＬＤＤスペーサ、つまり、ライト
リ・ドープ層２４の厚さや、レジストの位置合わせ精度
、ｐ＋ 形のスペーサ層２７と後述するｎ＋ 形の高濃
度層２９との間の耐圧値等によって決定される。
基板２１の表面全体にレジスト層２６が形成される。形
成されたレジスト層２６はリソグラフィ技術を用いて選
択的に除去され、ゲート電極２３の脇に所定長Ｌの絶縁
膜２２の露出部分が形成される。次に、レジスト層２６
およびゲート電極２３をマスクにして、露出した絶縁膜
２２にＢＦ２ ＋ イオンが選択注入され、スペーサ層
２７が形成される（同図（ｂ）参照）。この際、絶縁膜
２２の露出長さＬは、ＬＤＤスペーサ、つまり、ライト
リ・ドープ層２４の厚さや、レジストの位置合わせ精度
、ｐ＋ 形のスペーサ層２７と後述するｎ＋ 形の高濃
度層２９との間の耐圧値等によって決定される。
【００１０】次に、レジスト層２６が除去された後、ゲ
ート電極２３の側壁部分のみに酸化膜２８が選択的に形
成される。その後、この側壁部分の酸化膜２６およびゲ
ート電極２３をマスクにしてドナー不純物が高濃度にイ
オン注入され、ｎ＋ 形の高濃度層２９，３０が形成さ
れる（同図（ｃ）参照）。
ート電極２３の側壁部分のみに酸化膜２８が選択的に形
成される。その後、この側壁部分の酸化膜２６およびゲ
ート電極２３をマスクにしてドナー不純物が高濃度にイ
オン注入され、ｎ＋ 形の高濃度層２９，３０が形成さ
れる（同図（ｃ）参照）。
【００１１】次に、リソグラフィ技術を用いて絶縁膜２
２の所定領域が選択的に除去され、露出した高濃度層２
９，３０にオーミック接触してドレイン電極３１および
ソース電極３２が形成される。この結果、図１に示され
る構造のＭＯＳＦＥＴが完成される。このようなＭＯＳ
ＦＥＴは、一般的に、ソース電極３２が接地され、ドレ
イン電極３１に所定電圧が印加され、ゲート電極２３に
信号電圧が印加されることにより、動作する。
２の所定領域が選択的に除去され、露出した高濃度層２
９，３０にオーミック接触してドレイン電極３１および
ソース電極３２が形成される。この結果、図１に示され
る構造のＭＯＳＦＥＴが完成される。このようなＭＯＳ
ＦＥＴは、一般的に、ソース電極３２が接地され、ドレ
イン電極３１に所定電圧が印加され、ゲート電極２３に
信号電圧が印加されることにより、動作する。
【００１２】本実施例によるＭＯＳＦＥＴにおいては、
上記のように、ドレイン電極３１側のライトリ・ドープ
層２４の表層部にシールド層２７が絶縁膜２２に接して
形成されている。このため、ライトリ・ドープ層２４に
隣接した高濃度層２９の領域エッジ付近に暗電流が発生
しても、その暗電流はシールド層２７によって遮蔽され
る。つまり、ＬＤＤ−ＭＯＳＦＥＴのｎ形層のうちの少
なくとも一部、本実施例においてはドレイン電極３１側
のｎ− 形ライトリ・ドープ層２４の表層部の一部に、
ｐ形半導体基板２１と同電位のｐ＋ 形シールド層２７
を設けたことにより、Ｓｉ−ＳｉＯ２ 界面はシールド
され、暗電流は低減化される。
上記のように、ドレイン電極３１側のライトリ・ドープ
層２４の表層部にシールド層２７が絶縁膜２２に接して
形成されている。このため、ライトリ・ドープ層２４に
隣接した高濃度層２９の領域エッジ付近に暗電流が発生
しても、その暗電流はシールド層２７によって遮蔽され
る。つまり、ＬＤＤ−ＭＯＳＦＥＴのｎ形層のうちの少
なくとも一部、本実施例においてはドレイン電極３１側
のｎ− 形ライトリ・ドープ層２４の表層部の一部に、
ｐ形半導体基板２１と同電位のｐ＋ 形シールド層２７
を設けたことにより、Ｓｉ−ＳｉＯ２ 界面はシールド
され、暗電流は低減化される。
【００１３】
【発明の効果】以上説明したように本発明によれば、高
濃度層の領域エッジ付近に発生した暗電流はシールド層
によって遮断される。このため、暗電流の増加に起因す
るＳＲＡＭメモリセルのデータリテンション特性の劣化
や、ＤＲＡＭメモリセルのリフレッシュ不良といった従
来の課題は解消され、良好な特性を備えたＦＥＴを提供
することが可能になる。
濃度層の領域エッジ付近に発生した暗電流はシールド層
によって遮断される。このため、暗電流の増加に起因す
るＳＲＡＭメモリセルのデータリテンション特性の劣化
や、ＤＲＡＭメモリセルのリフレッシュ不良といった従
来の課題は解消され、良好な特性を備えたＦＥＴを提供
することが可能になる。
【図１】本発明の一実施例によるＭＯＳＦＥＴの構造を
示す断面図である。
示す断面図である。
【図２】図１に示されたＭＯＳＦＥＴの各製造工程にお
ける断面図である。
ける断面図である。
【図３】従来技術によるＭＯＳＦＥＴの構造を示す断面
図である。
図である。
２１…Ｓｉ半導体基板
２２…絶縁膜
２３…ゲート電極
２４，２５…ライトリ・ドープ層
２７…シールド層
２８…酸化膜
２９，３０…高濃度層
３１…ドレイン電極
３２…ソース電極
Claims (1)
- 【請求項１】 第１導電形半導体基板の表層部に形成
された不純物濃度の高い第２導電形の高濃度層と、この
高濃度層に隣接する前記半導体基板の表層部に形成され
た不純物濃度の低い第２導電形のライトリドープ層と、
前記半導体基板の表面に形成された絶縁膜と、前記ライ
トリドープ層の表層部に前記絶縁膜に接して形成された
第１導電形のシールド層と、前記絶縁膜上に形成された
ゲート電極と、前記シールド層が形成された前記ライト
リドープ層に隣接する前記一方の高濃度層にオーミック
接触して形成されたドレイン電極および前記他方の高濃
度層にオーミック接触して形成されたソース電極とを備
えて構成された電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP686191A JPH04287928A (ja) | 1991-01-24 | 1991-01-24 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP686191A JPH04287928A (ja) | 1991-01-24 | 1991-01-24 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04287928A true JPH04287928A (ja) | 1992-10-13 |
Family
ID=11650026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP686191A Pending JPH04287928A (ja) | 1991-01-24 | 1991-01-24 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04287928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399485B1 (en) | 1999-07-28 | 2002-06-04 | Nec Corporation | Semiconductor device with silicide layers and method of forming the same |
| JP2008235407A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1991
- 1991-01-24 JP JP686191A patent/JPH04287928A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6399485B1 (en) | 1999-07-28 | 2002-06-04 | Nec Corporation | Semiconductor device with silicide layers and method of forming the same |
| JP2008235407A (ja) * | 2007-03-19 | 2008-10-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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