JPH04287944A - 半導体素子の電気特性評価方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造工程
においてその半導体素子の電気的特性（ＤＣ特性）を評
価するための電気特性評価方法に関するものである。

【０００２】

【従来の技術】従来技術による方法を図５を参照して説
明する。図５はその半導体素子の電気特性評価用素子構
造を示す概略図である。図において、シリコン（Ｓｉ）
ウエハ上に焼き付けされる半導体装置１は、一般に半導
体チップ部２と該半導体チップ間を切り離すための領域
，すなわちダイシングライン部３から構成されているが
、半導体装置の高精度化及び品質保証の意味も加えて、
半導体装置内で使用している単体素子（例えばトランジ
スタ，配線，コンタクトなど）の特性を個別に評価でき
るような領域を形成している。この領域をここではＴＥ
Ｇ（Ｔｅｓｔ　ＥｌｅｍｅｎｔＧｒｏｕｐ）部４と呼ぶ
。そしてこのＴＥＧ部４及びダイシングライン部３には
、従来より半導体装置の電気特性評価用素子を設置し、
この専用素子特性を評価することによって、同一ウエハ
上に形成された半導体装置（チップ）の特性を保証し、
かつ製造プロセスのコントロールを行ってきた。

【０００３】

【発明が解決しようとする課題】しかし、従来の電気特
性評価素子は、半導体チップ部２からは数十〜数百ミク
ロン離れたＴＥＧ部４及びダイシングライン部３に形成
されていたため、半導体チップ部２内の素子と同一構造
に出来上がっているかという疑問が常にもたれており、
実際に構造比較（例えばＭＯＳトランジスタのゲート寸
法など）をすると、そこに差があることが分かってきた
。これでは電気特性評価素子が半導体装置（チップ）の
特性を正確に示すことができない。本発明は以上の点に
鑑み、上記のような問題点を解決するためになされたも
ので、その目的は、半導体装置を構成する素子を電気特
性評価用として利用することにより、正確な特性評価を
行うことができる半導体素子の電気特性評価方法を提供
することにある。

【０００４】

【課題を解決するための手段】上記の目的を達成するた
めに本発明は、半導体基板上に形成される半導体装置の
チップ部内の素子を電気特性評価用素子として用い、こ
の評価用素子特性を半導体装置製造工程途中で測定した
うえ、その後の製造工程中で評価用素子を半導体装置を
構成する素子として機能させるものである。

【０００５】

【作用】本発明においては、電気特性評価用素子と半導
体装置を構成する素子間の特性差が小さくなり、その素
子の電気特性を高精度に測定することができる。

【０００６】

【実施例】以下、本発明の実施例を図について説明する
。図１は本発明の一実施例による半導体装置の概略構造
を示す一部平面図であり、図２は図１の半導体チップ部
内において半導体装置を構成する１つの半導体素子と電
気特性評価用素子との配置を示す平面図である。ここで
、基板となるシリコン（Ｓｉ）ウエハ上に焼き付けされ
る半導体装置１は、半導体チップ部２と該半導体チップ
間を切り離すためのダイシングライン部３及びＴＥＧ部
４から構成されている点は、図５に示した従来例のもの
と同様であるが、半導体チップ部２内のある領域５にお
いて半導体装置を構成する１つの半導体素子を電気特性
評価素子１０と兼用させるようになされている。

【０００７】そしてこの素子１０は、図２に示すように
、ＭＯＳトランジスタ１１のフィールド５２，そのゲー
ト電極６２，第１層アルミ（Ａｌ）配線９３〜９８，本
発明特有の評価素子用ヒューズ７１〜７３及びこれらを
つなぐコンタクト孔１０１〜１０９から構成されており
、さらにＭＯＳトランジスタ１１のゲート，ソース及び
ドレインにつながるアルミ配線９３〜９５が専用のパッ
ド（図示せず）に連結されている。なお、図２中２０は
電気特性評価素子１０に隣接配置されて半導体装置を構
成する１つの素子であり、この素子２０は、ＭＯＳトラ
ンジスタ２１の一部をなすフィールド５１，ゲート電極
６１，第１層アルミ配線９１，９２，９９及びこれらを
つなぐコンタクト孔８１〜８３から構成されている。

【０００８】しかして、半導体素子の電気特性評価を行
うに際し、まず半導体装置製造工程中に特性評価素子１
０のアルミ配線９３〜９５に連結されるパッドに電気特
性評価装置の測定端子を取り付けて、特性評価をする（
図２）。次にこの電気特性を評価後、通常のウエハプロ
セスに従って第１層アルミ配線９３〜９８上に層間絶縁
膜（図示せず）を形成し、次いで所望の箇所に、図３に
示すようにコンタクト孔２０１〜２０６を形成する（図
３）。続いて第２層アルミ配線３０１〜３０５を形成し
て各々のコンタクト孔２０１〜２０６を介して第１層ア
ルミ配線とそれぞれ連結する（図３）。この時、前記電
気特性価素子１０（図２）は、半導体装置つまり半導体
チップ部２内の一素子として組み込まれる（図３）。さ
らに、電気特性評価素子１０に連結している測定端子用
パッドが余計な負荷として悪影響を与える場合は、図４
に示すようにヒューズ７１〜７３をレーザーブローして
切断することもできる。このレーザブローは、ＤＲＡＭ
等のメモリデバイスにおいては通常用いられているメモ
リペア時に同時に行うことができる。

【０００９】このように本実施例の方法によると、半導
体チップ部２内の素子を電気特性評価用素子１０として
用い、この素子１０の特性をウエハプロセス中に測定し
たのち、その後の多層配線（第２のアルミ配線）工程で
実際の半導体装置内つまりチップ部２の回路に組み込む
ことができる。これによって、数種類有る電気特性評価
の中でも特に重要なＭＯＳトランジスタに関しては実際
の半導体装置（チップ）を構成しているトランジスタを
直接測定することができる。

【００１０】なお、上記実施例では、電気特性評価素子
をウエハプロセス中に測定したのち、その後の製造工程
中で該評価素子を半導体装置を構成する素子として機能
させう場合について示したが、製造工程終了時点では評
価素子の特性評価が不可能であることは勿論である。

【００１１】

【発明の効果】以上のように本発明によれば、半導体装
置を構成する半導体素子の電気特性を評価する評価用素
子をそのチップ部内の領域に設け、この電気特性評価素
子を測定後、多層配線工程にて実際の半導体装置内の回
路に組み込むことにより、電気特性評価素子と半導体装
置を構成する素子間の特性差を可能な限り小さくできる
。これによって、より正確な特性評価が可能となる効果
がある。

【図面の簡単な説明】

【図１】本発明方法の一実施例を説明するための半導体
装置の概略構造を示す一部平面図である。

【図２】図１の半導体チップ部内において半導体装置を
構成する１つの素子と電気特性評価素子との具体例を示
すレイアウト構成図である。

【図３】図２の第１層アルミ配線上にさらに第２層アル
ミ配線を積層した工程を示す図である。

【図４】図２の実施例における電気特性評価素子のヒュ
ーズを切断した態様を示す図である。

【図５】従来技術の説明に供する半導体装置の概略構造
を示す一部平面図である。

【符号の説明】

１　　半導体装置 ２　　半導体チップ部 ３　　ダイシングライン部 ４　　ＴＥＧ部 ５　　電気特性評価素子を設けた半導体チップ部内の領
域１０　　電気特性評価素子 ２０　　半導体装置を構成する素子

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体装置を構成する半導体素子の電
   気特性を評価する評価用素子を該半導体装置内のチップ
   領域に設け、この評価用素子特性を半導体装置製造工程
   途中で測定したうえ、その後の製造工程中で前記評価用
   素子を半導体装置を構成する素子として機能させること
   を特徴とする半導体素子の電気特性評価方法。