JPH04288645A - 情報処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は一般に情報処理システ
ムに関し、特に外部キャッシュメモリと中央演算処理装
置が有する内蔵キャッシュメモリとに重複するデータを
保持しない情報処理システムに関する。

【０００２】

【従来の技術】図３は従来のキャッシュメモリを用いた
情報処理システムを示すブロック図である。同図におい
て、１は中央演算処理装置（以下単にＣＰＵと言う）、
２は主記憶装置、３はＣＰＵバス４およびシステムバス
５を介してそれぞれＣＰＵ１および主記憶装置２に接続
した外部キャッシュメモリである。なお、ＣＰＵからの
メモリアクセスに対し、当該データがキャッシュメモリ
に保持されていないことをキャッシュミス、保持されて
いることをキャッシュヒットと呼ぶ。また、メモリアク
セスの回数とキャッシュヒットする回数の比をヒット率
と呼ぶ。さらに、データとはそのデータのアドレス情報
をも含むものとする。

【０００３】次に、上記構成による情報処理システムの
動作について説明する （Ａ）　　リード動作：まず、ＣＰＵ１からのリード動
作に対し、外部キャッシュメモリ３がキャッシュミスを
したとき、この外部キャッシュメモリ３は主記憶装置２
へリード動作を行い、当該データの供給を受ける。そし
て、外部キャッシュメモリ３に供給された当該データは
されにＣＰＵ１に転送される。同時に、外部キャッシュ
メモリ３はある領域のデータを放棄し、その領域に当該
データを新たに保持する。 （Ｂ）　　ライト動作：まず、キャッシュメモリ３は主
記憶更新手法としてラストスルーを行うとする。そして
、ＣＰＵ１のライト動作に対し、外部キャッシュメモリ
３は即座に主記憶装置２へとライト動作を行う。また、
外部キャッシュメモリ３がキャッシュヒットしたときに
は外部キャッシュメモリ３内部の当該データの更新も同
時に行うことができる。

【０００４】図４は従来のキャッシュメモリを用いた情
報処理システムの他の例を示すブロック図である。同図
において、ＣＰＵ１はＣＰＵコア６および内蔵キャッシ
ュメモリ７を備え、メモリアクセスをされに高速化した
ものである。なお、この例では外部キャッシュメモリ３
は内蔵キャッシュメモリ７より大容量の記憶領域を持ち
、ヒット率を向上させるために接続されている。

【０００５】次に上記構成による情報処理システムの動
作について説明する （Ｃ）　　リード動作：まず、ＣＰＵ１内部のＣＰＵコ
ア６がリード動作を行う際には、内蔵キャッシュメモリ
７へアクセスを行う。ここで、内蔵キャッシュメモリ７
はキャッシュヒットすれば当該データをＣＰＵコア６に
供給し、キャッシュミスすればＣＰＵ１外部にリード動
作を行う。外部キャッシュメモリ３はＣＰＵ１からのリ
ード動作に際し、キャッシュヒットすればＣＰＵ１に当
該データを供給する。キャッシュミスすれば主記憶装置
２から当該データの供給をうけて保持し、同時にＣＰＵ
１に当該データを転送する。その後、内蔵キャッシュメ
モリ７は供給されたデータを内部に保持し、同時にＣＰ
Ｕコア６へと転送する。以上の動作で、ＣＰＵコア６は
リード動作を終了する。したがって、内蔵キャッシュメ
モリ７に保持されているデータについては常に外部キャ
ッシュメモリ３に保持されることになる。

【０００６】（Ｄ）　　ライト動作：ＣＰＵコア６から
のライト動作に対し、内蔵キャッシュメモリ７は即座に
ＣＰＵ１外部にライト動作を行う。外部キャッシュメモ
リ３はＣＰＵ１からのライト動作に対し、即座に主記憶
装置２にアクセスを行う。内蔵キャッシュメモリ７およ
び外部キャッシュメモリ３は当該データがキャッシュヒ
ットすれば共にデータの更新を行うことができる。

【０００７】

【発明が解決しようとする課題】従来の情報処理システ
ム、特に内蔵キャッシュメモリ７を有するＣＰＵ１を含
む情報処理システムでは、内蔵キャッシュメモリ７およ
び外部キャッシュメモリ３に同じデータが重複して保持
されることになり、キャッシュメモリ資源を有効に使用
できないという問題があった。

【０００８】この発明は上記のような問題点を解決する
ことを目的とするもので、外部キャッシュメモリと中央
演算処理装置が有する内蔵キャッシュメモリとに重複し
てデータを保持しないための外部キャッシュメモリおよ
び内蔵キャッシュメモリを有する中央演算処理装置を得
ることである。

【０００９】

【課題を解決するための手段】この発明に係る情報処理
システムは、リード動作におけるキャッシュミスの際に
、内蔵キャッシュメモリが放棄するデータを外部へ出力
し、中央演算処理装置へ供給したのちの内部のデータは
無効化し、中央演算処理装置が出力する内蔵キャッシュ
メモリの放棄データを内部に保留するものである。

【００１０】

【作用】この発明は中央演算処理装置へ供給されるデー
タは内蔵キャッシュメモリのみに保存し、内蔵キャッシ
ュメモリが放棄したデータを外部のキャッシュメモリに
のみ保持するため、キャッシュメモリを有効に使用する
ことができる。

【００１１】

【実施例】図１はこの発明に係る情報処理システムの一
実施例を示すブロック図である。同図において、８はＣ
ＰＵ６，内蔵キャッシュメモリ７およびバッファ９から
構成したＣＰＵ、１０は放棄データ専用バスである。な
お、図２は図１に示す情報処理システムのリード動作を
示すフローチャートである。

【００１２】次に上記構成による情報処理システムの動
作について説明する。 （Ｅ）　　ＣＰＵ８のリード動作：まず、ＣＰＵコア６
がリード動作を行うと、内蔵キャッシュメモリ７にアク
セスを行う。このアクセスに対し、内蔵キャッシュメモ
リ７がキャッシュヒットすると、当該データは内蔵キャ
ッシュメモリ７より供給される。したがって、ＣＰＵ８
は外部にリード動作を行わない。また、ＣＰＵコア６の
アクセスに対し、内蔵キャッシュメモリ７がキャッシュ
ミスすると、ＣＰＵ８は外部に対しリード動作を行う。 外部キャッシュメモリ３の動作は後述するとして、外部
キャッシュメモリ３よりＣＰＵ８に供給された当該デー
タは次回以降のアクセスに備えるために、ＣＰＵコア６
へ転送されると同時に内蔵キャッシュメモリ７へも転送
される。そして、内蔵キャッシュメモリ７は内部のデー
タ記憶手段に未使用部分があればその部分に当該データ
を保持する。未使用部分がなければ予め定められたＬＲ
Ｕ等の手法により、いずれかのデータ記憶手段の内容を
放棄する。その際、放棄するデータをバッファ９へ転送
する。当該データはデータ記憶手段の放棄データが保持
されていた領域に当該データを新たに保持する。その後
、バッファ９に転送された放棄データはＣＰＵ８外部へ
と出力される。出力手段はリード動作終了後に通常バス
を用いる手段と、リード動作にかかわらず、専用バスを
用いる手段が考えられる。当然、前者の場合には出力デ
ータが放棄データであることを示す新たな信号が必要で
あり、後者の場合にはバッファ９が無くてもよいことは
もちろんである。

【００１３】（Ｆ）　　ＣＰＵ８のライト動作：ＣＰＵ
コア６がライト動作を行うと、ＣＰＵ８は常に外部に対
しライト動作を行う。同時に、内蔵キャッシュメモリ７
は当該データが内部に保持されていれば予め指定されて
いた動作を行う。この予め指定された動作とは例えばデ
ータを更新する、データを無効化する等である。 （Ｇ）　　外部キャッシュメモリ３のリード動作：ＣＰ
Ｕ８からのリード動作に対して外部キャッシュメモリ３
がキャッシュヒットしたとき、当該データは外部キャッ
シュメモリ３からＣＯＵ８へ供給される。同時に外部キ
ャッシュメモリ３は「当該データは内蔵キャッシュメモ
リ７が保持する」と判断し、当該データを出力したのち
無効化する。また、キャッシュミスしたとき、外部キャ
ッシュメモリ３は主記憶装置２へのリード動作を行い、
当該データの供給を受けてＣＰＵ８へ転送する。この際
も、キャッシュメモリ３は「当該データは内蔵キャッシ
ュメモリ７が保持する」と判断し、主記憶装置２より供
給される当該データの保持動作を行わない。

【００１４】（Ｈ）　　外部キャッシュメモリ３のライ
ト動作：ＣＰＵ８からのライト動作に対し、外部キャッ
シュメモリ３はライトスルー／ライトバックなどの手法
を用いて主記憶装置２にライト動作を行う。同時に、外
部キャッシュメモリ３はキャッシュヒットにより予め指
定されていた動作を行う。予め指定された動作とは例え
ばデータを更新する、データを無効化するなどである。

【００１５】（Ｉ）　　ＣＰＵ８からの放棄データの取
り込み動作：ＣＰＵ８が内蔵キャッシュメモリ７の放棄
データを出力したことを知らせる信号が有効になると、
外部キャッシュメモリ３はその放棄データを内部に保持
する動作を行う。すなわち、内部のデータ記憶手段に未
使用部分があればその部分へ放棄データを保持する。未
使用部分がなければ予め定められたＬＲＵ等の手法によ
り、いずれかのデータ記憶手段の領域に放棄データを上
書きして保持する。

【００１６】次に図２を参照して図１に示す情報処理シ
ステムのリード動作時のデータの流れをあるデータ［Ａ
」に注目して説明する。まず、現在データ「Ａ」は主記
憶装置２上にのみ存在している。ステップＳ１　でＣＰ
Ｕコア６がデータ「Ａ」にリード動作を行うと、内蔵キ
ャッシュメモリ７へアクセスを行う。そして、ステップ
Ｓ２　でＣＰＵ８は内蔵キャッシュメモリ７がキャッシ
ュミスとなるので、ステップＳ３　で外部へのリード動
作を行う。そして、ＣＰＵ８からのリード動作に対し、
ステップＳ４　で外部キャッシュメモリ３はされにキャ
ッシュミスとなるので、ステップＳ５　でリード動作を
主記憶装置２へ行い、ステップＳ６　でデータ「Ａ」の
供給をうけてＣＰＵ８に転送する。このとき、外部キャ
ッシュメモリ３はデータ「Ａ」を保持しない。ＣＰＵ８
に転送されたデータ［Ａ」は内蔵キャッシュメモリ７内
部に保持され、同時にＣＰＵコア６へと転送される。以
上でＣＰＵコア６は第１回目のデータ「Ａ」に対するリ
ード動作を終了する。第２回目のデータ［Ａ」に対する
リード動作はステップＳ２　で内蔵キャッシュメモリ７
がキャッシュヒットするので、ステップＳ７　，ステッ
プＳ８　でＣＰＵ８内部でリード動作を完結する。

【００１７】そして、ステップＳ９〜ステップＳ１２　
に示すように、情報処理システムの処理が進行し、デー
タ［Ａ」が内蔵キャッシュメモリ７から放棄されるとき
はバッファ９へと移動し、新たなデータが内蔵キャッシ
ュメモリ７へと保持される。バッファ９に移動したデー
タ［Ａ」は放棄データ出力手段に従って、ＣＰＵ８外部
へと出力される。外部キャッシュメモリ３は放棄データ
出力手段に従ってＣＰＵ８より出力されたデータ［Ａ」
を取り込み、放棄データ保持手段に従って内部に保持す
る。その後、ＣＰＵコア６から再度データ［Ａ」にリー
ド動作が行われたとする。このため、データ［Ａ」はＣ
ＰＵ８へと再度供給され、外部キャッシュメモリ３内部
のデータ［Ａ」が無効化される。データ［Ａ」が再度放
棄されて外部キャッシュメモリ３に移動し、その後さら
に情報処理システムの処理が進行して、外部キャッシュ
メモリ３内部のデータ［Ａ」に新たなデータが上書きさ
れると、両キャッシュメモリ内部にはデータ「Ａ」が保
持されておらず、主記憶装置２にのみ存在する状態へと
戻る。

【００１８】

【発明の効果】以上詳細に説明したように、この発明に
係る情報処理システムによれば、外部のキャッシュメモ
リと中央演算処理装置が有する内蔵キャッシュメモリと
に重複データが保持されず、キャッシュメモリ資源を有
効に活用することができる効果がある。

【図面の簡単な説明】

【図１】この発明に係る情報処理システムの一実施例を
示すブロック図である。

【図２】図１に示す情報処理システムのリード動作を示
すフローチャートである。

【図３】従来の情報処理システムを示すブロック図であ
る。

【図４】従来の他の情報処理システムを示すブロック図
である。

【符号の説明】

１　　中央演算処理装置 ２　　主記憶装置 ３　　外部キャッシュメモリ ４　　ＣＰＵバス ５　　システムバス ６　　ＣＰＵコア ７　　内蔵キャッシュメモリ ８　　ＣＰＵ ９　　バッファ １０　　放棄データ専用バス

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　内蔵キャッシュメモリおよびバッファ
   を有する中央演算処理装置と、ＣＰＵバスにより内蔵キ
   ャッシュメモリに接続し、放棄データ専用バスによりバ
   ッファに接続する外部キャッシュメモリと、システムバ
   スにより外部キャッシュメモリにより接続する主記憶装
   置とから構成し、中央演算処理装置へ供給されるデータ
   は内蔵キャッシュメモリにのみ保持し、この内蔵キャッ
   シュメモリが放棄したデータのみ外部キャッシュメモリ
   に保持することを特徴とする情報処理システム。