JPH04288646A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH04288646A JPH04288646A JP3052761A JP5276191A JPH04288646A JP H04288646 A JPH04288646 A JP H04288646A JP 3052761 A JP3052761 A JP 3052761A JP 5276191 A JP5276191 A JP 5276191A JP H04288646 A JPH04288646 A JP H04288646A
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- memory
- cache memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はデータ処理装置に関し
、特にそのデータ処理装置おけるキャッシュメモリのヒ
ット率向上のためのメモリ制御技術に関する。
、特にそのデータ処理装置おけるキャッシュメモリのヒ
ット率向上のためのメモリ制御技術に関する。
【０００２】
【従来の技術】従来、ＣＰＵに設けられるＣＰＵキャッ
シュは、図２のように構成されており、メインメモリ（
ＭＭＵ）２に対するアクセスの性能向上を実現している
。
シュは、図２のように構成されており、メインメモリ（
ＭＭＵ）２に対するアクセスの性能向上を実現している
。
【０００３】図示のように、ＣＰＵ１は、キャッシュ制
御部（ＣＭＣＯＮＴ）３、システムバスインタフェース
（ＳＢＵＳーＩＦ）４、およびキャッシュメモリ５から
構成されるキャッシュメモリ制御機構を含んでいる。Ｃ
ＰＵ１とメインメモリ（ＭＭＵ）２は、システムバス（
ＳＢＵＳ）１０１を介して接続されている。
御部（ＣＭＣＯＮＴ）３、システムバスインタフェース
（ＳＢＵＳーＩＦ）４、およびキャッシュメモリ５から
構成されるキャッシュメモリ制御機構を含んでいる。Ｃ
ＰＵ１とメインメモリ（ＭＭＵ）２は、システムバス（
ＳＢＵＳ）１０１を介して接続されている。
【０００４】キャッシュメモリ制御機構において、６は
キャッシュワード（ＣＭＷ）であり、メインメモリ（Ｍ
ＭＵ）２に対するデータリードにより、メインメモリ（
ＭＭＵ）２のデータが登録される。また、メインメモリ
（ＭＭＵ）２のデータは、メインメモリ（ＭＭＵ）２へ
の書き込みでキャッシュヒットした場合にも登録される
。
キャッシュワード（ＣＭＷ）であり、メインメモリ（Ｍ
ＭＵ）２に対するデータリードにより、メインメモリ（
ＭＭＵ）２のデータが登録される。また、メインメモリ
（ＭＭＵ）２のデータは、メインメモリ（ＭＭＵ）２へ
の書き込みでキャッシュヒットした場合にも登録される
。
【０００５】７はキャッシュディレクトリ（ＣＭＤ）で
あり、メインメモリ（ＭＭＵ）２に対するデータリード
によりメインメモリ（ＭＭＵ）２のアドレスが登録され
る。また、このキャッシュディレクトリ（ＣＭＤ）７は
、キャッシュイネーブル（ＥＮ）、有効性（ＶＡＬＩＤ
）、置換レベル（ＬＲＵ）を表わすメモリでもある。 キャッシュディレクトリ（ＣＭＤ）７へのアドレス登録
は、メインメモリ（ＭＭＵ）２への書き込みでキャッシ
ュヒットした場合にも行われる。
あり、メインメモリ（ＭＭＵ）２に対するデータリード
によりメインメモリ（ＭＭＵ）２のアドレスが登録され
る。また、このキャッシュディレクトリ（ＣＭＤ）７は
、キャッシュイネーブル（ＥＮ）、有効性（ＶＡＬＩＤ
）、置換レベル（ＬＲＵ）を表わすメモリでもある。 キャッシュディレクトリ（ＣＭＤ）７へのアドレス登録
は、メインメモリ（ＭＭＵ）２への書き込みでキャッシ
ュヒットした場合にも行われる。
【０００６】８，９はマルチプレクサ（ＭＵＸ）であり
、通常はメインメモリ（ＭＭＵ）２へのリード／ライト
時にキャッシュメモリアドレスバス（ＣＭＡ）１０３か
らアドレスが与えられるが、他の入出力装置がメインメ
モリ（ＭＭＵ）２にライトアクセスした時のバス監視時
には、ＭＤバス１０２からアドレスが与えられる。
、通常はメインメモリ（ＭＭＵ）２へのリード／ライト
時にキャッシュメモリアドレスバス（ＣＭＡ）１０３か
らアドレスが与えられるが、他の入出力装置がメインメ
モリ（ＭＭＵ）２にライトアクセスした時のバス監視時
には、ＭＤバス１０２からアドレスが与えられる。
【０００７】１０はコンパレータ（ＣＯＭＰ）であり、
メインメモリ（ＭＭＵ）２へのリード／ライトで与えら
れたアドレスが、キャッシュディレクトリ（ＣＭＤ）に
登録されているかどうか、すなわちヒットするかどうか
調べるためのものである。今、メインメモリ（ＭＭＵ）
２内のデータＤ１〜Ｄ４をリードする場合を考える。
メインメモリ（ＭＭＵ）２へのリード／ライトで与えら
れたアドレスが、キャッシュディレクトリ（ＣＭＤ）に
登録されているかどうか、すなわちヒットするかどうか
調べるためのものである。今、メインメモリ（ＭＭＵ）
２内のデータＤ１〜Ｄ４をリードする場合を考える。
【０００８】システムバス１０１は３２ビットであり、
データＤ１〜Ｄ４はそれぞれ３２ビットとする。またキ
ャッシュワード６の１ブロックは１６バイト（３２ビッ
ト×４）であるとする。
データＤ１〜Ｄ４はそれぞれ３２ビットとする。またキ
ャッシュワード６の１ブロックは１６バイト（３２ビッ
ト×４）であるとする。
【０００９】まず、ＣＰＵ１は、データＤ１のメインメ
モリ（ＭＭＵ）２のリードを実行する。キャッシュメモ
リ５には初めデータ登録されていないため、ＣＰＵはシ
ステムバス（ＳＢＵＳ）１０１を介してメインメモリ（
ＭＭＵ）２をアクセスしてデータＤ１を持って来る。
モリ（ＭＭＵ）２のリードを実行する。キャッシュメモ
リ５には初めデータ登録されていないため、ＣＰＵはシ
ステムバス（ＳＢＵＳ）１０１を介してメインメモリ（
ＭＭＵ）２をアクセスしてデータＤ１を持って来る。
【００１０】これと同時に、キャッシュ制御部（ＣＭＣ
ＯＮＴ）３により、ブロックロードが発生し、連続して
データＤ２〜Ｄ４が自動的にＣＰＵ１内部にリードされ
、キャッシュ１ブロック分（１６バイト）のデータがキ
ャッシュメモリ５に登録される。
ＯＮＴ）３により、ブロックロードが発生し、連続して
データＤ２〜Ｄ４が自動的にＣＰＵ１内部にリードされ
、キャッシュ１ブロック分（１６バイト）のデータがキ
ャッシュメモリ５に登録される。
【００１１】次にＣＰＵ１は、データＤ２についてのメ
インメモリ（ＭＭＵ）２のリードを実行する。この時、
キャッシュメモリ５に既にデータＤ２は登録されている
ため、キャッシュヒットし、システムバス（ＳＢＵＳ）
１０１を経由したアクセスを行わないで、データを得る
ことができる。従って、システムバス１０１を介さない
だけ、性能向上が計れる。
インメモリ（ＭＭＵ）２のリードを実行する。この時、
キャッシュメモリ５に既にデータＤ２は登録されている
ため、キャッシュヒットし、システムバス（ＳＢＵＳ）
１０１を経由したアクセスを行わないで、データを得る
ことができる。従って、システムバス１０１を介さない
だけ、性能向上が計れる。
【００１２】次いで、データＤ３についてのメインメモ
リ（ＭＭＵ）２のリード、データＤ４についてのメイン
メモリ（ＭＭＵ）２のリードが実行されるが、データＤ
２のリードと同様にキャッシュヒットするため、システ
ムバス１０１を介さないでデータを得ることができる。
リ（ＭＭＵ）２のリード、データＤ４についてのメイン
メモリ（ＭＭＵ）２のリードが実行されるが、データＤ
２のリードと同様にキャッシュヒットするため、システ
ムバス１０１を介さないでデータを得ることができる。
【００１３】従って、上記例のように１６バイトリード
の場合、最初の４バイトはシステムバス１０１を介した
メインメモリ（ＭＭＵ）２のリードが必要になるが、残
り１２バイトについてはキャッシュメモリ５からデータ
を得ることになり、メインメモリ（ＭＭＵ）２のリード
の高速化が図れる。
の場合、最初の４バイトはシステムバス１０１を介した
メインメモリ（ＭＭＵ）２のリードが必要になるが、残
り１２バイトについてはキャッシュメモリ５からデータ
を得ることになり、メインメモリ（ＭＭＵ）２のリード
の高速化が図れる。
【００１４】しかし、キャッシュメモリ５は、メインメ
モリ（ＭＭＵ）２の記憶エリアほど容量を持っていない
ため、メインメモリ（ＭＭＵ）２に対してアドレスが異
なるアクセス要求が多く発生すると、登録データの割り
当て換えが行われ、キャッシュメモリ５上の旧いデータ
が壊されて新しいメインメモリ（ＭＭＵ）２のデータに
書き替えられる。従って、異なるアドレスのアクセスが
多いとキャッシュヒットの頻度が落ち、性能向上があま
り望めない。
モリ（ＭＭＵ）２の記憶エリアほど容量を持っていない
ため、メインメモリ（ＭＭＵ）２に対してアドレスが異
なるアクセス要求が多く発生すると、登録データの割り
当て換えが行われ、キャッシュメモリ５上の旧いデータ
が壊されて新しいメインメモリ（ＭＭＵ）２のデータに
書き替えられる。従って、異なるアドレスのアクセスが
多いとキャッシュヒットの頻度が落ち、性能向上があま
り望めない。
【００１５】また、メインメモリ（ＭＭＵ）２のある特
定の記憶エリアからデータをリードしてそれを他のエリ
アにライトするというメモリ転送においては、そのリー
ドしたデータをキャッシュメモリ５に登録すると、ヒッ
ト率が低下され易い。
定の記憶エリアからデータをリードしてそれを他のエリ
アにライトするというメモリ転送においては、そのリー
ドしたデータをキャッシュメモリ５に登録すると、ヒッ
ト率が低下され易い。
【００１６】なぜなら、転送処理が終了した後は、ライ
トしたエリアのデータ（計算処理後のデータ）が使用さ
れることが多く、リードしたエリアの元のデータを再度
利用する事は少ないからである。
トしたエリアのデータ（計算処理後のデータ）が使用さ
れることが多く、リードしたエリアの元のデータを再度
利用する事は少ないからである。
【００１７】特に、長いレングス（キャッシュ容量を超
える）のメモリ転送が発生した場合には、キャッシュメ
モリ５上のデータがすべて追い出されてしまうので、ヒ
ット率の低下が著しい。
える）のメモリ転送が発生した場合には、キャッシュメ
モリ５上のデータがすべて追い出されてしまうので、ヒ
ット率の低下が著しい。
【００１８】
【発明が解決しようとする課題】従来では、メモリ転送
時におけるキャッシュメモリ上の登録データの割り当て
換えにより、キャッシュのヒット率が低下される欠点が
あった。
時におけるキャッシュメモリ上の登録データの割り当て
換えにより、キャッシュのヒット率が低下される欠点が
あった。
【００１９】この発明はこのような点に鑑みてなされた
もので、キャッシュメモリ上の登録データの割り当て換
えの実行を必要に応じて禁止できるようにして、キャッ
シュのヒット率を向上せることができるデータ処理装置
を提供することを目的とする。
もので、キャッシュメモリ上の登録データの割り当て換
えの実行を必要に応じて禁止できるようにして、キャッ
シュのヒット率を向上せることができるデータ処理装置
を提供することを目的とする。
【００２０】
【課題を解決するための手段および作用】この発明は、
主メモリのデータの一部が割り当てられるキャッシュメ
モリを備えたデータ処理装置において、前記キャッシュ
メモリに対するデータ登録およびアドレス登録を禁止す
るための登録禁止モードを選択設定する手段と、前記登
録禁止モードにおいて前記キャッシュメモリへのデータ
およびアドレスの書き込みを禁止する手段と、前記キャ
ッシュメモリ上の登録データの割り当て換えの際に前記
主メモリから読み出されるデータを一時的に保持するデ
ータ保持手段と、前記キャッシュメモリ上の登録データ
の割り当て換えの際に前記主メモリから読み出されるデ
ータを示すアドレスを一時的に保持するアドレス保持手
段と、前記主メモリに対するアクセス要求時に、前記キ
ャッシュメモリおよび前記アドレス保持手段を参照して
アクセス対象記憶領域のデータが前記キャッシュメモリ
または前記データ保持手段に登録されているか否かを検
出するヒット検出手段と、このヒット検出手段によって
前記アクセス対象記憶領域のデータの登録が検出された
際、前記キャッシュメモリまたは前記データ保持手段を
アクセスする手段とを具備することを特徴とする。
主メモリのデータの一部が割り当てられるキャッシュメ
モリを備えたデータ処理装置において、前記キャッシュ
メモリに対するデータ登録およびアドレス登録を禁止す
るための登録禁止モードを選択設定する手段と、前記登
録禁止モードにおいて前記キャッシュメモリへのデータ
およびアドレスの書き込みを禁止する手段と、前記キャ
ッシュメモリ上の登録データの割り当て換えの際に前記
主メモリから読み出されるデータを一時的に保持するデ
ータ保持手段と、前記キャッシュメモリ上の登録データ
の割り当て換えの際に前記主メモリから読み出されるデ
ータを示すアドレスを一時的に保持するアドレス保持手
段と、前記主メモリに対するアクセス要求時に、前記キ
ャッシュメモリおよび前記アドレス保持手段を参照して
アクセス対象記憶領域のデータが前記キャッシュメモリ
または前記データ保持手段に登録されているか否かを検
出するヒット検出手段と、このヒット検出手段によって
前記アクセス対象記憶領域のデータの登録が検出された
際、前記キャッシュメモリまたは前記データ保持手段を
アクセスする手段とを具備することを特徴とする。
【００２１】このデータ処理装置においては、登録禁止
モードを選択的に設定することができ、登録禁止モード
においては、主メモリから読み出されるデータはキャッ
シュメモリに書き込まれずにデータ保持手段に一時的に
保持され、またそのデータを示すアドレスもキャッシュ
メモリに書き込まれずにアドレス保持手段に一時的に保
持される。そして、主メモリに対するアクセス要求時に
は、キャッシュメモリおよびアドレス保持手段が参照さ
れて、主メモリのアクセス対象記憶領域のデータがキャ
ッシュメモリまたはデータ保持手段に登録されているか
否かが検出され、登録されていればキャッシュヒットと
なる。
モードを選択的に設定することができ、登録禁止モード
においては、主メモリから読み出されるデータはキャッ
シュメモリに書き込まれずにデータ保持手段に一時的に
保持され、またそのデータを示すアドレスもキャッシュ
メモリに書き込まれずにアドレス保持手段に一時的に保
持される。そして、主メモリに対するアクセス要求時に
は、キャッシュメモリおよびアドレス保持手段が参照さ
れて、主メモリのアクセス対象記憶領域のデータがキャ
ッシュメモリまたはデータ保持手段に登録されているか
否かが検出され、登録されていればキャッシュヒットと
なる。
【００２２】したがって、転送命令系のアクセス要求に
対して登録禁止モードを設定することにより、転送命令
で読み出された使用頻度の低いデータによってキャッシ
ュメモリ上の登録データが排出されることがなくなり、
ヒット率を向上させることが可能となる。
対して登録禁止モードを設定することにより、転送命令
で読み出された使用頻度の低いデータによってキャッシ
ュメモリ上の登録データが排出されることがなくなり、
ヒット率を向上させることが可能となる。
【００２３】
【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１にはこの発明の一実施例に係わるデータ処
理装置に設けられるキャッシュメモリ機構が示されてい
る。
明する。図１にはこの発明の一実施例に係わるデータ処
理装置に設けられるキャッシュメモリ機構が示されてい
る。
【００２４】このキャッシュメモリ機構２００は、図２
に示した従来のキャッシュメモリ機構１００と同様にＣ
ＰＵ１内に設けられ、メインメモリ（ＭＭＵ）２のデー
タの一部が割り当てられるものである。
に示した従来のキャッシュメモリ機構１００と同様にＣ
ＰＵ１内に設けられ、メインメモリ（ＭＭＵ）２のデー
タの一部が割り当てられるものである。
【００２５】キャッシュメモリ機構２００は、１ブロッ
クが１６バイト（３２ビット×４）からなるＮブロック
構成のキャッシュワード（ＣＭＷ）６にデータを登録す
ると共に、その登録されたデータのアドレスをキャッシ
ュディレクトリ（ＣＭＤ）７に登録する構成のものであ
り、キャッシュワード（ＣＭＷ）６およびキャッシュデ
ィレクトリ（ＣＭＤ）７の他、従来のキャッシュメモリ
機構１００と同様に、アドレス選択のためのマルチプレ
クサ（ＭＵＸ）８，９、キャッシュメモリ上のデータの
ヒット／ミスヒットの検出のためのコンパレータ１０を
備えている。
クが１６バイト（３２ビット×４）からなるＮブロック
構成のキャッシュワード（ＣＭＷ）６にデータを登録す
ると共に、その登録されたデータのアドレスをキャッシ
ュディレクトリ（ＣＭＤ）７に登録する構成のものであ
り、キャッシュワード（ＣＭＷ）６およびキャッシュデ
ィレクトリ（ＣＭＤ）７の他、従来のキャッシュメモリ
機構１００と同様に、アドレス選択のためのマルチプレ
クサ（ＭＵＸ）８，９、キャッシュメモリ上のデータの
ヒット／ミスヒットの検出のためのコンパレータ１０を
備えている。
【００２６】さらに、キャッシュメモリ機構２００には
、従来の構成に加え、キャッシュワードレジスタ（ＣＭ
ＷＲ）１１、キャッシュディレクトリレジスタ（ＣＭＤ
Ｒ）１２、コンパレータ１３、ＯＲゲート１４、および
ＡＮＤゲート１５が設けられ、またキャッシュ制御部（
ＣＭＣＯＮＴ）３には、キャッシュワード（ＣＭＷ）６
およびキャッシュディレクトリ（ＣＭＤ）７の書き込み
を禁止するための登録禁止モードの設定機能が設けられ
ている。
、従来の構成に加え、キャッシュワードレジスタ（ＣＭ
ＷＲ）１１、キャッシュディレクトリレジスタ（ＣＭＤ
Ｒ）１２、コンパレータ１３、ＯＲゲート１４、および
ＡＮＤゲート１５が設けられ、またキャッシュ制御部（
ＣＭＣＯＮＴ）３には、キャッシュワード（ＣＭＷ）６
およびキャッシュディレクトリ（ＣＭＤ）７の書き込み
を禁止するための登録禁止モードの設定機能が設けられ
ている。
【００２７】キャッシュワードレジスタ（ＣＭＷＲ）１
１は、キャッシュワード（ＣＭＷ）６およびキャッシュ
ディレクトリ（ＣＭＤ）７から構成されるキャッシュメ
モリについてその登録データの割り当て換えを行う際に
メインメモリ（ＭＭＵ）２からブロックロードされるデ
ータを一時的に保持するためのものであり、キャッシュ
ワード（ＣＭＷ）６の１ブロック分（１６バイト）のデ
ータを保持する。
１は、キャッシュワード（ＣＭＷ）６およびキャッシュ
ディレクトリ（ＣＭＤ）７から構成されるキャッシュメ
モリについてその登録データの割り当て換えを行う際に
メインメモリ（ＭＭＵ）２からブロックロードされるデ
ータを一時的に保持するためのものであり、キャッシュ
ワード（ＣＭＷ）６の１ブロック分（１６バイト）のデ
ータを保持する。
【００２８】キャッシュディレクトリレジスタ（ＣＭＤ
Ｒ）１２は、キャッシュメモリ上の登録データの割り当
て換えの際にメインメモリ（ＭＭＵ）２からブロックロ
ードされるデータのアドレスを一時的に保持する。
Ｒ）１２は、キャッシュメモリ上の登録データの割り当
て換えの際にメインメモリ（ＭＭＵ）２からブロックロ
ードされるデータのアドレスを一時的に保持する。
【００２９】このキャッシュディレクトリレジスタ（Ｃ
ＭＤＲ）１２には、キャッシュディレクトリ（ＣＭＤ）
７と同様に、そのレジスタのオン／オフを示すキャッシ
ュイネーブル（ＥＮ）、登録データの有効性の有無を示
す有効性情報（ＶＡＬＩＤ）、アクセス頻度を示す置換
レベル情報（ＬＲＵ）も保持されている。
ＭＤＲ）１２には、キャッシュディレクトリ（ＣＭＤ）
７と同様に、そのレジスタのオン／オフを示すキャッシ
ュイネーブル（ＥＮ）、登録データの有効性の有無を示
す有効性情報（ＶＡＬＩＤ）、アクセス頻度を示す置換
レベル情報（ＬＲＵ）も保持されている。
【００３０】キャッシュディレクトリレジスタ（ＣＭＤ
Ｒ）１２に格納されたアドレスで示されるメインメモリ
（ＭＭＵ）２上のデータが、ＣＰＵ１以外の他のＩ／Ｏ
装置（図示せず）によって書き替えられた場合には、キ
ャッシュディレクトリレジスタ（ＣＭＤＲ）１２の有効
性情報（ＶＡＬＩＤ）はキャッシュ制御部（ＣＭＣＯＮ
Ｔ）３によってオフされる。これによって、キャッシュ
ワードレジスタ（ＣＭＷＲ）１１のデータが有効なもの
でないことが示される。
Ｒ）１２に格納されたアドレスで示されるメインメモリ
（ＭＭＵ）２上のデータが、ＣＰＵ１以外の他のＩ／Ｏ
装置（図示せず）によって書き替えられた場合には、キ
ャッシュディレクトリレジスタ（ＣＭＤＲ）１２の有効
性情報（ＶＡＬＩＤ）はキャッシュ制御部（ＣＭＣＯＮ
Ｔ）３によってオフされる。これによって、キャッシュ
ワードレジスタ（ＣＭＷＲ）１１のデータが有効なもの
でないことが示される。
【００３１】コンパレータ（ＣＯＭＰ）１３は、アクセ
ス対象のデータがキャッシュワードレジスタ（ＣＭＷＲ
）１１に登録されているか否かを検出するためのもので
あり、キャッシュメモリアドレスバス（ＣＭＡ）１０３
から与えられるアドレスとキャッシュディレクトリレジ
スタ（ＣＭＤＲ）１２に保持されているアドレスとを比
較する。
ス対象のデータがキャッシュワードレジスタ（ＣＭＷＲ
）１１に登録されているか否かを検出するためのもので
あり、キャッシュメモリアドレスバス（ＣＭＡ）１０３
から与えられるアドレスとキャッシュディレクトリレジ
スタ（ＣＭＤＲ）１２に保持されているアドレスとを比
較する。
【００３２】ＯＲゲート１４は、コンパレータ１０から
出力されるキャッシュワード（ＣＭＷ）６についての第
１ヒット検出信号（ＣＭＨＩＴ１）とコンパレータ１３
から出力されるキャッシュワードレジスタ（ＣＭＷＲ）
１１についての第２ヒット検出信号（ＣＭＨＩＴ２）を
入力し、それらの論理和を第３ヒット検出信号（ＣＭＨ
ＩＴ２）としてキャッシュ制御部（ＣＭＣＯＮＴ）３に
出力する。
出力されるキャッシュワード（ＣＭＷ）６についての第
１ヒット検出信号（ＣＭＨＩＴ１）とコンパレータ１３
から出力されるキャッシュワードレジスタ（ＣＭＷＲ）
１１についての第２ヒット検出信号（ＣＭＨＩＴ２）を
入力し、それらの論理和を第３ヒット検出信号（ＣＭＨ
ＩＴ２）としてキャッシュ制御部（ＣＭＣＯＮＴ）３に
出力する。
【００３３】ＡＮＤゲート１５は、キャッシュ制御部（
ＣＭＣＯＮＴ）３から出力される第１のキャッシュメモ
リライト信号ＣＭＷＴ１とＭＯＤＥ信号を入力し、それ
らの論理積を第２のキャッシュメモリライト信号ＣＭＷ
Ｔ２としてキャッシュワード（ＣＭＷ）６およびキャッ
シュディレクトリ（ＣＭＤ）７に供給する。
ＣＭＣＯＮＴ）３から出力される第１のキャッシュメモ
リライト信号ＣＭＷＴ１とＭＯＤＥ信号を入力し、それ
らの論理積を第２のキャッシュメモリライト信号ＣＭＷ
Ｔ２としてキャッシュワード（ＣＭＷ）６およびキャッ
シュディレクトリ（ＣＭＤ）７に供給する。
【００３４】登録禁止モードにおいては、キャッシュ制
御部（ＣＭＣＯＮＴ）３から出力されるＭＯＤＥ信号は
“Ｌ”レベルとなる。このため、第１のキャッシュメモ
リライト信号ＣＭＷＴ１がゲートされ、キャッシュワー
ド（ＣＭＷ）６およびキャッシュディレクトリ（ＣＭＤ
）７には第２のキャッシュメモリライト信号ＣＭＷＴ２
は供給されず、それらへのデータ書き込みは禁止される
。次に、キャッシュメモリ機構２００の動作について説
明する。まず、キャッシュ制御部（ＣＭＣＯＮＴ）３か
ら出力されるＭＯＤＥ信号が“１”レベルの場合、つま
り通常の動作モードの場合について説明する。
御部（ＣＭＣＯＮＴ）３から出力されるＭＯＤＥ信号は
“Ｌ”レベルとなる。このため、第１のキャッシュメモ
リライト信号ＣＭＷＴ１がゲートされ、キャッシュワー
ド（ＣＭＷ）６およびキャッシュディレクトリ（ＣＭＤ
）７には第２のキャッシュメモリライト信号ＣＭＷＴ２
は供給されず、それらへのデータ書き込みは禁止される
。次に、キャッシュメモリ機構２００の動作について説
明する。まず、キャッシュ制御部（ＣＭＣＯＮＴ）３か
ら出力されるＭＯＤＥ信号が“１”レベルの場合、つま
り通常の動作モードの場合について説明する。
【００３５】この場合、メインメモリ（ＭＭＵ）２のリ
ードアクセスにより得られた１ブロック分のデータおよ
びそのアドレスは、それぞれキャッシュワードレジスタ
（ＣＭＷＲ）１１およびキャッシュディレクトリレジス
タ（ＣＭＤＲ）１２にセットされる。
ードアクセスにより得られた１ブロック分のデータおよ
びそのアドレスは、それぞれキャッシュワードレジスタ
（ＣＭＷＲ）１１およびキャッシュディレクトリレジス
タ（ＣＭＤＲ）１２にセットされる。
【００３６】その後、キャッシュワードレジスタ（ＣＭ
ＷＲ）１１のデータは、キャッシュワード（ＣＭＷ）６
に登録され、また、キャッシュディレクトリレジスタ（
ＣＭＤＲ）１２のアドレスは、キャッシュディレクトリ
（ＣＭＤ）７に登録される。
ＷＲ）１１のデータは、キャッシュワード（ＣＭＷ）６
に登録され、また、キャッシュディレクトリレジスタ（
ＣＭＤＲ）１２のアドレスは、キャッシュディレクトリ
（ＣＭＤ）７に登録される。
【００３７】従って、ＭＯＤＥ信号が“１”の場合には
、ブロックロードされるデータとそのデータを示すアド
レスは、キャッシュワードレジスタ（ＣＭＷＲ）１１お
よびキャッシュディレクトリレジスタ（ＣＭＤＲ）１２
を通過した状態でキャッシュワード（ＣＭＷ）６および
キャッシュディレクトリ（ＣＭＤ）７に書き込まれ、従
来の図２と同じ動作となる。次に、ＭＯＤＥ信号が“０
”の場合、つまり登録禁止モードの場合について説明す
る。
、ブロックロードされるデータとそのデータを示すアド
レスは、キャッシュワードレジスタ（ＣＭＷＲ）１１お
よびキャッシュディレクトリレジスタ（ＣＭＤＲ）１２
を通過した状態でキャッシュワード（ＣＭＷ）６および
キャッシュディレクトリ（ＣＭＤ）７に書き込まれ、従
来の図２と同じ動作となる。次に、ＭＯＤＥ信号が“０
”の場合、つまり登録禁止モードの場合について説明す
る。
【００３８】通常モードの場合と同様に、キャッシュメ
モリ上の登録データの割り当て換えのためにブロックロ
ードされたデータおよびそのアドレスは、キャッシュワ
ードレジスタ（ＣＭＷＲ）１１およびキャッシュディレ
クトリレジスタ（ＣＭＤＲ）１２にそれぞれセットされ
る。
モリ上の登録データの割り当て換えのためにブロックロ
ードされたデータおよびそのアドレスは、キャッシュワ
ードレジスタ（ＣＭＷＲ）１１およびキャッシュディレ
クトリレジスタ（ＣＭＤＲ）１２にそれぞれセットされ
る。
【００３９】しかし、ＡＮＤゲート１５により、キャッ
シュ制御部（ＣＭＣＯＮＴ）３からのライト信号（ＣＭ
ＷＴ１）は、“０”レベルのＭＯＤＥ信号によりゲート
され、ライト信号（ＣＭＷＴ２）は出力されない。この
ため、キャッシュワード（ＣＭＷ）６およびキャッシュ
ディレクトリ（ＣＭＤ）７の書き替えは実行されず、以
前に登録されたデータが有効となる。
シュ制御部（ＣＭＣＯＮＴ）３からのライト信号（ＣＭ
ＷＴ１）は、“０”レベルのＭＯＤＥ信号によりゲート
され、ライト信号（ＣＭＷＴ２）は出力されない。この
ため、キャッシュワード（ＣＭＷ）６およびキャッシュ
ディレクトリ（ＣＭＤ）７の書き替えは実行されず、以
前に登録されたデータが有効となる。
【００４０】前述したように、メインメモリ（ＭＭＵ）
２のある特定の記憶エリアからデータをリードしてそれ
をメインメモリ（ＭＭＵ）２の他のエリアにライトする
というメモリ転送がＣＰＵ１により指令されるケースは
非常に多く、この場合に、そのリードしたデータをキャ
ッシュメモリに登録すると、ヒット率が低下され易い。
２のある特定の記憶エリアからデータをリードしてそれ
をメインメモリ（ＭＭＵ）２の他のエリアにライトする
というメモリ転送がＣＰＵ１により指令されるケースは
非常に多く、この場合に、そのリードしたデータをキャ
ッシュメモリに登録すると、ヒット率が低下され易い。
【００４１】このため、ＣＰＵ１によるメモリ転送系の
指令が発行される時に、登録禁止モードにモード変更す
れば、転送命令で読み出された使用頻度の低いデータに
よってキャッシュメモリ上の登録データが排出されるこ
とがなくなる。また、連続アドレスに対するアクセスの
際には、前述の従来の構成と同様に、４回の内３回ヒッ
トすることを保証することができる。
指令が発行される時に、登録禁止モードにモード変更す
れば、転送命令で読み出された使用頻度の低いデータに
よってキャッシュメモリ上の登録データが排出されるこ
とがなくなる。また、連続アドレスに対するアクセスの
際には、前述の従来の構成と同様に、４回の内３回ヒッ
トすることを保証することができる。
【００４２】さらに、転送命令の読み出しデータは、次
のデータがロードされるまではキャッシュワードレジス
タ（ＣＭＷＲ）１１に保持されているので、その転送命
令が連続アドレスについて行われる場合においては、メ
インメモリ（ＭＭＵ）２へのアクセスが不要となる。
のデータがロードされるまではキャッシュワードレジス
タ（ＣＭＷＲ）１１に保持されているので、その転送命
令が連続アドレスについて行われる場合においては、メ
インメモリ（ＭＭＵ）２へのアクセスが不要となる。
【００４３】以上のように、この実施例においては、登
録禁止モードを選択的に設定することができ、登録禁止
モードにおいては、メインメモリ２から読み出されるデ
ータはキャッシュメモリに書き込まれずにキャッシュワ
ードレジスタ１１に一時的に保持され、またそのデータ
を示すアドレスもキャッシュメモリに書き込まれずにキ
ャッシュディレクトリレジスタ１２に一時的に保持され
る。そして、メインメモリ２に対するアクセス要求時に
は、キャッシュメモリおよびキャッシュディレクトリレ
ジスタ１２が参照されて、メインメモリ２のアクセス対
象記憶領域のデータがキャッシュメモリまたはキャッシ
ュワードレジスタ１１に登録されているか否かが検出さ
れ、登録されていればキャッシュヒットとなる。
録禁止モードを選択的に設定することができ、登録禁止
モードにおいては、メインメモリ２から読み出されるデ
ータはキャッシュメモリに書き込まれずにキャッシュワ
ードレジスタ１１に一時的に保持され、またそのデータ
を示すアドレスもキャッシュメモリに書き込まれずにキ
ャッシュディレクトリレジスタ１２に一時的に保持され
る。そして、メインメモリ２に対するアクセス要求時に
は、キャッシュメモリおよびキャッシュディレクトリレ
ジスタ１２が参照されて、メインメモリ２のアクセス対
象記憶領域のデータがキャッシュメモリまたはキャッシ
ュワードレジスタ１１に登録されているか否かが検出さ
れ、登録されていればキャッシュヒットとなる。
【００４４】したがって、転送命令系のアクセス要求に
対して登録禁止モードを設定することにより、転送命令
で読み出された使用頻度の低いデータによってキャッシ
ュメモリ上の登録データが排出されることがなくなり、
ヒット率を向上させることが可能となる。
対して登録禁止モードを設定することにより、転送命令
で読み出された使用頻度の低いデータによってキャッシ
ュメモリ上の登録データが排出されることがなくなり、
ヒット率を向上させることが可能となる。
【００４５】
【発明の効果】以上詳記したようにこの発明によれば、
キャッシュメモリ上の登録データの割り当て換えの実行
を必要に応じて禁止できるようになり、キャッシュのヒ
ット率を向上せることができる。
キャッシュメモリ上の登録データの割り当て換えの実行
を必要に応じて禁止できるようになり、キャッシュのヒ
ット率を向上せることができる。
【図１】この発明の一実施例に係るデータ処理装置のキ
ャッシュメモリ機構の構成を示すブロック図。
ャッシュメモリ機構の構成を示すブロック図。
【図２】従来のキャッシュメモリ機構の構成を示すブロ
ック図。
ック図。
６…キャッシュワード、７…キャッシュディレクトリ、
１１…キャッシュワードレジスタ、１２…キャッシュデ
ィレクトリレジスタ、１０，１３…コンパレータ。
１１…キャッシュワードレジスタ、１２…キャッシュデ
ィレクトリレジスタ、１０，１３…コンパレータ。
Claims (1)
- 【請求項１】 主メモリのデータの一部が割り当てら
れるキャッシュメモリを備えたデータ処理装置において
、前記キャッシュメモリに対するデータ登録およびアド
レス登録を禁止するための登録禁止モードを選択設定す
る手段と、前記登録禁止モードにおいて前記キャッシュ
メモリへのデータおよびアドレスの書き込みを禁止する
手段と、前記キャッシュメモリ上の登録データの割り当
て換えの際に前記主メモリから読み出されるデータを一
時的に保持するデータ保持手段と、前記キャッシュメモ
リ上の登録データの割り当て換えの際に前記主メモリか
ら読み出されるデータを示すアドレスを一時的に保持す
るアドレス保持手段と、前記主メモリに対するアクセス
要求時に、前記キャッシュメモリおよび前記アドレス保
持手段を参照してアクセス対象記憶領域のデータが前記
キャッシュメモリまたは前記データ保持手段に登録され
ているか否かを検出するヒット検出手段と、このヒット
検出手段によって前記アクセス対象記憶領域のデータの
登録が検出された際、前記キャッシュメモリまたは前記
データ保持手段をアクセスする手段とを具備することを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052761A JPH04288646A (ja) | 1991-03-18 | 1991-03-18 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3052761A JPH04288646A (ja) | 1991-03-18 | 1991-03-18 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288646A true JPH04288646A (ja) | 1992-10-13 |
Family
ID=12923863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3052761A Pending JPH04288646A (ja) | 1991-03-18 | 1991-03-18 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288646A (ja) |
-
1991
- 1991-03-18 JP JP3052761A patent/JPH04288646A/ja active Pending
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