JPH04288874A - マスタスライスｌｓｉ - Google Patents
マスタスライスｌｓｉInfo
- Publication number
- JPH04288874A JPH04288874A JP4686791A JP4686791A JPH04288874A JP H04288874 A JPH04288874 A JP H04288874A JP 4686791 A JP4686791 A JP 4686791A JP 4686791 A JP4686791 A JP 4686791A JP H04288874 A JPH04288874 A JP H04288874A
- Authority
- JP
- Japan
- Prior art keywords
- logic level
- cell
- circuit
- master slice
- block
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、低消費電力を実現す
るマスタスライスＬＳＩに関するものである。
るマスタスライスＬＳＩに関するものである。
【０００２】
【従来の技術】図２は、従来のマスタスライスＬＳＩ上
に構成された回路例である。図において、１ａ、１ｂ、
１ｃ、１ｄは、入力ポート、２は出力ポート、３ａ、３
ｂ、３ｃ、３ｄはマスタスライスＬＳＩにＭＯＳトラン
ジスタを用いて構成されたセル、４ａ、４ｂ、４ｃ、４
ｄは、それぞれセル３ａ、３ｂ、３ｃ、３ｄを駆動する
電源、５は、この回路の一部である回路ブロック、６は
、回路ブロック５の出力兼セル３ｄの一方の入力で入力
端子である。
に構成された回路例である。図において、１ａ、１ｂ、
１ｃ、１ｄは、入力ポート、２は出力ポート、３ａ、３
ｂ、３ｃ、３ｄはマスタスライスＬＳＩにＭＯＳトラン
ジスタを用いて構成されたセル、４ａ、４ｂ、４ｃ、４
ｄは、それぞれセル３ａ、３ｂ、３ｃ、３ｄを駆動する
電源、５は、この回路の一部である回路ブロック、６は
、回路ブロック５の出力兼セル３ｄの一方の入力で入力
端子である。
【０００３】次に動作について説明する。セル３ａ、３
ｂ、３ｃ、３ｄは、それぞれ電源４ａ、４ｂ、４ｃ、４
ｄによって駆動されており、動作状態にある。この回路
において、入力ポート１ａ、１ｂ、１ｃ、１ｄに、論理
レベル０又は１に相当する電圧が与えられることにより
、セル３ａ、３ｂ、３ｃ、３ｄの機能に応じて、出力ポ
ート２の電位、即ち論理レベルが確定する。
ｂ、３ｃ、３ｄは、それぞれ電源４ａ、４ｂ、４ｃ、４
ｄによって駆動されており、動作状態にある。この回路
において、入力ポート１ａ、１ｂ、１ｃ、１ｄに、論理
レベル０又は１に相当する電圧が与えられることにより
、セル３ａ、３ｂ、３ｃ、３ｄの機能に応じて、出力ポ
ート２の電位、即ち論理レベルが確定する。
【０００４】
【発明が解決しようとする課題】従来のマスタスライス
ＬＳＩは、以上のように構成されているので、１つの入
力ポートが論理レベル０であるとき、残る他の入力ポー
トの論理レベルに依らず出力ポートの論理レベルは０で
あり、上記他の入力ポートの論理レベルの変化により回
路ブロックで無用の論理レベル変化を起こし、無用の電
力を消費するという問題点があった。
ＬＳＩは、以上のように構成されているので、１つの入
力ポートが論理レベル０であるとき、残る他の入力ポー
トの論理レベルに依らず出力ポートの論理レベルは０で
あり、上記他の入力ポートの論理レベルの変化により回
路ブロックで無用の論理レベル変化を起こし、無用の電
力を消費するという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、入力ポートで無用な論理レベル
の変化が起こった場合生じる無用の消費電力を低減でき
るマスタスライスＬＳＩを提供することを目的とする。
ためになされたもので、入力ポートで無用な論理レベル
の変化が起こった場合生じる無用の消費電力を低減でき
るマスタスライスＬＳＩを提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るマスタス
ライスＬＳＩは、マスタスライスＬＳＩにＭＯＳトラン
ジスタを用いて構成されたセルと、上記セルを駆動する
電源との間に、スイッチング素子を持ち、マスタスライ
スＬＳＩ中のセクと電源との接続／未接続を行える構造
を有したものである。
ライスＬＳＩは、マスタスライスＬＳＩにＭＯＳトラン
ジスタを用いて構成されたセルと、上記セルを駆動する
電源との間に、スイッチング素子を持ち、マスタスライ
スＬＳＩ中のセクと電源との接続／未接続を行える構造
を有したものである。
【０００７】
【作用】この発明におけるマスタスライスＬＳＩは、セ
ルが不用な論理レベルの変化を起こして、不用な電力を
消費する状態にある場合は、電源との間のスイッチング
素子により、電源との間を未接続状態とし、無用な電力
の消費を防ぐ。
ルが不用な論理レベルの変化を起こして、不用な電力を
消費する状態にある場合は、電源との間のスイッチング
素子により、電源との間を未接続状態とし、無用な電力
の消費を防ぐ。
【０００８】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１において、１ａ〜１ｄ、２、３ａ
〜３ｄ、４ａ〜４ｄ、５、６は、図２の従来例に示した
１ａ〜１ｄ、２、３ａ〜３ｄ、４ａ〜４ｄ、５、６と同
様であるので説明を省略する。７ａ、７ｂ、７ｃ、はそ
れぞれセル３ａ、３ｂ、３ｃ、と電源４ａ、４ｂ、４ｃ
との間に設けられたＰチャネルトランジスタを用いたス
イッチ素子、８はセル３ｄの入力端子６に設けられたｎ
チャネルトランジスタを用いたプルダウン素子、９は、
スイッチ素子７ａ〜７ｃ、およびプルダウン素子８を制
御するコントロール回路である。
ついて説明する。図１において、１ａ〜１ｄ、２、３ａ
〜３ｄ、４ａ〜４ｄ、５、６は、図２の従来例に示した
１ａ〜１ｄ、２、３ａ〜３ｄ、４ａ〜４ｄ、５、６と同
様であるので説明を省略する。７ａ、７ｂ、７ｃ、はそ
れぞれセル３ａ、３ｂ、３ｃ、と電源４ａ、４ｂ、４ｃ
との間に設けられたＰチャネルトランジスタを用いたス
イッチ素子、８はセル３ｄの入力端子６に設けられたｎ
チャネルトランジスタを用いたプルダウン素子、９は、
スイッチ素子７ａ〜７ｃ、およびプルダウン素子８を制
御するコントロール回路である。
【０００９】次に動作について説明する。入力ポート１
ａが論理レベル０である場合、図１の従来例では、入力
端子６によらず出力ポート２の論理レベルは０であるか
ら、ブロック回路５の論理動作は、不用の電力を消費す
る。このため、入力ポート１ａが論理レベル０のときは
、コントロール回路９により、スイッチ素子７ａ〜７ｃ
をオフとし、回路ブロック５を非動作状態とし、ブロッ
ク５で消費される電力を低減する。このとき、セル３ｄ
の片方の入力端子６が、論理レベル不定となるのを防ぐ
ために、プルダウン素子８を設けてある。
ａが論理レベル０である場合、図１の従来例では、入力
端子６によらず出力ポート２の論理レベルは０であるか
ら、ブロック回路５の論理動作は、不用の電力を消費す
る。このため、入力ポート１ａが論理レベル０のときは
、コントロール回路９により、スイッチ素子７ａ〜７ｃ
をオフとし、回路ブロック５を非動作状態とし、ブロッ
ク５で消費される電力を低減する。このとき、セル３ｄ
の片方の入力端子６が、論理レベル不定となるのを防ぐ
ために、プルダウン素子８を設けてある。
【００１０】入力ポート１ａが論理レベル１のときは、
回路ブロック５の論理によって、出力ポート２の論理レ
ベルが決定するため、コントロール回路９により、スイ
ッチ素子７ａ〜７ｃをオンとし、回路ブロック５を動作
状態とする。
回路ブロック５の論理によって、出力ポート２の論理レ
ベルが決定するため、コントロール回路９により、スイ
ッチ素子７ａ〜７ｃをオンとし、回路ブロック５を動作
状態とする。
【００１１】実施例２．なお、上記実施例では、スイッ
チ素子７ａ〜７ｃをそれぞれセル３ａ〜３ｃ毎に設けた
ものを示したが、スイッチ素子７ａ〜７ｃを１つの素子
で実現してもよい。
チ素子７ａ〜７ｃをそれぞれセル３ａ〜３ｃ毎に設けた
ものを示したが、スイッチ素子７ａ〜７ｃを１つの素子
で実現してもよい。
【００１２】実施例３．なお、上記実施例ではスイッチ
素子７ａ〜７ｃにＰチャネルトランジスタを用いた例を
示したが、他のスイッチ素子を用いてもよい。
素子７ａ〜７ｃにＰチャネルトランジスタを用いた例を
示したが、他のスイッチ素子を用いてもよい。
【００１３】実施例４．なお、上記実施例ではスイッチ
素子７ａ〜７ｃの制御には、内部信号を用いたが、外部
信号を用いてもよく、あるいは、セル３ａ〜３ｃ毎に独
立してそれぞれスイッチ素子７ａ〜７ｃを制御しても同
様の効果を奏する。
素子７ａ〜７ｃの制御には、内部信号を用いたが、外部
信号を用いてもよく、あるいは、セル３ａ〜３ｃ毎に独
立してそれぞれスイッチ素子７ａ〜７ｃを制御しても同
様の効果を奏する。
【００１４】実施例５．また、上記実施例は、セル３ｄ
の論理に注目してスイッチング素子７ａ〜７ｃの制御を
行ったが、他の論理を持つセルに注目しても、スイッチ
ング素子を適切に制御することにより、同様の効果を奏
する。
の論理に注目してスイッチング素子７ａ〜７ｃの制御を
行ったが、他の論理を持つセルに注目しても、スイッチ
ング素子を適切に制御することにより、同様の効果を奏
する。
【００１５】
【発明の効果】以上のように、この発明によれば、マス
タスライスＬＳＩのセルと、上記セルを駆動する電源と
の間に、スイッチング素子を設けたので、不用な消費電
力を低減できるという効果がある。
タスライスＬＳＩのセルと、上記セルを駆動する電源と
の間に、スイッチング素子を設けたので、不用な消費電
力を低減できるという効果がある。
【図１】この発明の一実施例によるマスタスライスＬＳ
Ｉの構成を示すブロック図である。
Ｉの構成を示すブロック図である。
【図２】従来のマスタスライスＬＳＩの構成を示すブロ
ック図である。
ック図である。
１ａ 入力ポート
１ｂ 入力ポート
１ｃ 入力ポート
１ｄ 入力ポート
２ 出力ポート
３ａ セル
３ｂ セル
３ｃ セル
３ｄ セル
４ａ 電源
４ｂ 電源
４ｃ 電源
４ｄ 電源
５ 回路ブロック
６ 入力端子
７ａ スイッチ素子
７ｂ スイッチ素子
７ｃ スイッチ素子
８ プルダウン素子
９ コントロール回路
Claims (1)
- 【請求項１】 マスタスライスＬＳＩにおいて、ＭＯ
Ｓトランジスタを用いて構成されたセルと、上記セルを
駆動する電源との間にスイッチング素子を持ち、上記セ
ルと電源との接続／未接続を行うことができる構造を有
することを特長とするマスタスライスＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4686791A JPH04288874A (ja) | 1991-03-12 | 1991-03-12 | マスタスライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4686791A JPH04288874A (ja) | 1991-03-12 | 1991-03-12 | マスタスライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04288874A true JPH04288874A (ja) | 1992-10-13 |
Family
ID=12759293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4686791A Pending JPH04288874A (ja) | 1991-03-12 | 1991-03-12 | マスタスライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04288874A (ja) |
-
1991
- 1991-03-12 JP JP4686791A patent/JPH04288874A/ja active Pending
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