JPH04289596A - 信号記憶装置 - Google Patents

信号記憶装置

Info

Publication number
JPH04289596A
JPH04289596A JP3077295A JP7729591A JPH04289596A JP H04289596 A JPH04289596 A JP H04289596A JP 3077295 A JP3077295 A JP 3077295A JP 7729591 A JP7729591 A JP 7729591A JP H04289596 A JPH04289596 A JP H04289596A
Authority
JP
Japan
Prior art keywords
signal
enhancer
input signal
loop
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3077295A
Other languages
English (en)
Inventor
Yasuhisa Nagai
永井 康久
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP3077295A priority Critical patent/JPH04289596A/ja
Publication of JPH04289596A publication Critical patent/JPH04289596A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】この発明は、マイクロ波信号等の
高周波信号を記憶する信号記憶装置に関するものである
【0002】
【従来の技術】図6は例えば米国特許第4283692
号明細書に示された従来の信号記憶装置を示すブロック
図であり、図において、1は入力信号を信号記憶ループ
としてのループLに注入する方向性結合器、2は増幅器
、3はループLから信号を取り出す方向性結合器、4は
ループ内信号をオン/オフするスイッチ、5は入力電力
が大きくなると挿入損失が小さくなる非線形特性を有す
る静磁波のSNエンハンサ、6は遅延時間τdの遅延線
である。
【0003】次に動作について説明する。遅延線6の遅
延時間がτdである場合に、図7(a)で示すようにパ
ルス幅τdの入力信号51を入力すると、入力信号は方
向性結合器1によりループLに注入される。この入力信
号51を入力した時点でスイッチ4を閉じると、ループ
Lに注入された入力信号は、増幅器2,方向性結合器3
,スイッチ4,SNエンハンサ5,遅延線6,方向性結
合器1を通過してループLを循環する。このとき、入力
信号のパルス幅がループLの遅延時間τdと等しいので
、方向性結合器3から取り出した出力信号は図7(b)
で示すようにパルス幅τdの信号が次々に連続する形と
なり、信号がループLを循環している間、入力信号を記
憶することが可能となる。
【0004】一方、上記循環によってループL内で雑音
が増大するため、通常記憶時間は数10〜100μse
cに制限される。また、従来は記憶時間を長くするため
、大きなレベルの信号の挿入損失は小さく、小さなレベ
ルの信号の挿入損失は大きいという特性を有する静磁波
デバイスであるSNエンハンサ5を用いて、雑音が増大
するのを抑え、記憶時間の延長を図っている。
【0005】
【発明が解決しようとする課題】従来の信号記憶装置は
以上のように構成されているので、SNエンハンサ5に
信号が入力した最初の過渡状態の期間、つまり静磁波デ
バイスのスピン波緩和時間τkの期間だけ、そのSNエ
ンハンサに入力された信号の位相が、変化するため、結
果的にループLを循環する信号の周波数が変化し、入力
信号を正確に記憶できなくなるなどの課題があった。
【0006】この発明は上記のような課題を解消するた
めになされたもので、SNエンハンサへの信号入力時に
おける過渡状態での信号周波数変化を防止できる信号記
憶装置を得ることを目的とする。
【0007】
【課題を解決するための手段】この発明に係る信号記憶
装置は、入力信号の一部を先にSNエンハンサに入力さ
せ、一定期間経過して他の入力信号を上記SNエンハン
サを介して信号記憶ループに循環させるスイッチを設け
たものである。
【0008】
【作用】この発明におけるスイッチは、入力信号の一部
を先にSNエンハンサに入力し、一定期間のSNエンハ
ンサの過渡状態が終了した後、他の入力信号をSNエン
ハンサに入力することにより、SNエンハンサの過渡状
態における周波数変化を防止でき、これにより、入力信
号と同じ周波数の信号をループに循環させて、正確に信
号を記憶可能にする。
【0009】
【実施例】以下、この発明の一実施例を図について説明
する。図1において、7は入力信号を第1の入力信号お
よび第2の入力信号に分配する分配器、8は入力信号の
一部としての第1の入力信号をオン/オフするスイッチ
、9は他の入力信号としての第2の入力信号をSNエン
ハンサ5のスピン波緩和時間τkより大きい遅延時間τ
1だけ遅らせる遅延線、10は第1の入力信号と第2の
入力信号を合成する合成器、1は入力信号をループに注
入する方向性結合器、2は増幅器、3はループから出力
信号を取り出す方向性結合器、4はループの信号をオン
/オフするスイッチ、5はSNエンハンサ、6は遅延時
間τdの遅延線である。
【0010】次に動作について説明する。まず、図2(
a)のようなパルス幅τdの入力信号51は、分配器7
に入力されて、第1の入力信号と第2の入力信号に分配
される。この第2の入力信号は遅延線9により、図2(
b)で示すように、遅延時間τ1だけ遅延した信号53
となる。また、第1の入力信号は図2(d)で示すタイ
ミングで制御されたスイッチ8のオフによって、τ1の
パルス幅に制御され、遅延された第2の入力信号と合成
され、図2(c)で示すループ入力信号54となる。 ループ入力信号54は方向性結合器1によりループに注
入される。このとき、ループL内のスイッチ4を図2(
f)で示すように制御すると、ループLを循環する信号
はτ1遅延した第2の入力信号だけとなり、方向性結合
器3から取り出せる出力信号52は図2(e)となる。
【0011】これに対し、SNエンハンサ5には第2の
入力信号が入力される以前に、τ1の期間だけ第1の入
力信号が入力されているので、SNエンハンサ5は第1
の入力信号によって作動を始める。SNエンハンサ5の
一定期間としてのスピン波緩和時間τkと第1の入力信
号パルス幅τ1にはτ1>τkの関係があり、ループL
を循環する第2の入力信号がSNエンハンサ5に入力す
る時には、SNエンハンサ5の過渡状態が終了している
ため、第2の入力信号はSNエンハンサ5によって周波
数変化を生じない。上記のように、周波数が変化しない
第2の入力信号のみループを循環させるので、入力信号
と同じ周波数の信号を正確に、長時間記憶することがで
きる。
【0012】なお、上記実施例では2つに分配した第1
の入力信号と、第2の入力信号を同一箇所からループに
注入したものを示したが、図3に示すように、第1の入
力信号は方向性結合器1から、第2の入力信号は方向性
結合器11からループに注入してもよい。この場合にお
いて、SNエンハンサ5のスピン波緩和時間τkおよび
遅延線6の遅延時間つまりループ遅延時間τdが、τd
>τkの関係とした場合には、遅延線9を削除できる。 また、τd<τkの場合にも適用可能で、この場合、遅
延線9の遅延時間τ1をτ1≧τk−τd(一定時間)
とすればよい。
【0013】また、上記2つの実施例では入力信号を2
分配した場合を示したが、入力信号のパルス幅がτk+
τdより大きいときは、図4のような回路で、図5(a
)のように入力信号51のパルス幅T0 をT0 =τ
2+τd,τ2> τkとして、スイッチ5を図5(b
)のように制御することで、同様の効果を得ることがで
きる。
【0014】
【発明の効果】以上のように、この発明によればループ
に入れたスイッチを切り替えて、入力信号の一部を先に
SNエンハンサに入力させ、一定期間経過して他の入力
信号を上記SNエンハンサを介して信号記憶ループに循
環させるように構成したので、入力信号を上記ループ内
に循環させることによって入力信号と同じ周波数の信号
を正確に、しかも長時間記憶できるものが得られる効果
がある。
【図面の簡単な説明】
【図1】この発明の一実施例による信号記憶装置を示す
ブロック図である。
【図2】図1のブロック各部の信号波形を示すタイミン
グチャート図である。
【図3】この発明の他の実施例による信号記憶装置を示
すブロック図である。
【図4】この発明のさらに他の実施例による信号記憶装
置を示すブロック図である。
【図5】図4のブロック各部の信号波形を示すタイミン
グチャート図である。
【図6】従来の信号記憶装置を示すブロック図である。
【図7】図6のブロック各部の信号波形を示すタイミン
グチャート図である。
【符号の説明】
1  第1の方向性結合器 2  増幅器 3  第2の方向性結合器 5  SNエンハンサ 6  遅延線 8  スイッチ

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】  入力信号を遅延させる遅延線,増幅器
    および入力電力が大きくなると挿入損失が小さくなる非
    直線特性のSNエンハンサから構成された信号記憶ルー
    プと、該信号記憶ループに上記入力信号を注入する第1
    の方向性結合器と、上記信号記憶ループから信号を取り
    出す第2の方向性結合器と、上記入力信号の一部を先に
    上記SNエンハンサに入力し、一定期間経過して、他の
    入力信号をSNエンハンサを介して上気信号記憶ループ
    に循環させるスイッチとを備えた信号記憶装置。
JP3077295A 1991-03-18 1991-03-18 信号記憶装置 Pending JPH04289596A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3077295A JPH04289596A (ja) 1991-03-18 1991-03-18 信号記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3077295A JPH04289596A (ja) 1991-03-18 1991-03-18 信号記憶装置

Publications (1)

Publication Number Publication Date
JPH04289596A true JPH04289596A (ja) 1992-10-14

Family

ID=13629899

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3077295A Pending JPH04289596A (ja) 1991-03-18 1991-03-18 信号記憶装置

Country Status (1)

Country Link
JP (1) JPH04289596A (ja)

Similar Documents

Publication Publication Date Title
JPS635616A (ja) スイッチング回路
US6023776A (en) Central processing unit having a register which store values to vary wait cycles
US6049236A (en) Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies
KR100372066B1 (ko) 반도체 기억 장치, 및 그 내부 회로를 활성화시키기 위한신호의 타이밍 발생 방법
JPH0368204A (ja) 任意波形発生器
US6066968A (en) Delay lock loop circuit for semiconductor memory device
JPH04289596A (ja) 信号記憶装置
KR100281207B1 (ko) 지연회로장치
JPH02301269A (ja) キー信号遅延装置
EP0478264A1 (en) Digital chirp generator
SU1443132A1 (ru) Управл ема лини задержки
US5617047A (en) Reset and pulse width control circuits for high-performance multi-port memories and register files
US6348836B2 (en) Dual independently clocked analog-to-digital conversion for a digital power amplifier
US3961273A (en) Frequency memory apparatus
KR100486199B1 (ko) 반도체메모리장치의하이임피던스제어신호발생회로
JPH0614440B2 (ja) 周波数記憶回路
US5185539A (en) Programmable logic device address buffer/multiplexer/driver
JP2586712B2 (ja) 非同期信号選択回路
KR100892335B1 (ko) 센스 앰프 인에이블 신호 제어 장치
JPS5573169A (en) Video switching control system
JP4106154B2 (ja) 光パルス発生器
SU938369A1 (ru) Генератор импульсов тока
JPS58146098A (ja) 周波数記憶装置
JPH0588786A (ja) 伝送装置のリセツト制御方式
JPH0745091A (ja) 光バッファメモリ