JPH04290440A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、ＭＯＳ（Ｍｅｔａｌ　　Ｏｘ
ｉｄｅ　　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トラ
ンジスタの構造およびその製造方法に関するものである
。

【０００２】

【従来の技術】近年、半導体装置の高集積化に伴い、大
規模集積回路装置（ＬＳＩ）を構成する各素子の微細化
が急速に進んでいる。

【０００３】半導体装置を構成する素子の１つとしてＭ
ＯＳ電界効果トランジスタがある。このＭＯＳ電界効果
トランジスタの微細化に伴い、チャネル長も微細化され
る。しかしこのチャネル長の微細化により、種々の問題
を引き起こしている。

【０００４】この問題の１つとして、ホットキャリアが
、ゲート絶縁膜に注入されて閾値電圧に悪影響を与え、
ＭＯＳ電界効果トランジスタの信頼性を低下させていた
。

【０００５】この問題点を解決するために、従来、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ　　ＤｏｐｅｄＤｒａｉｎ）構造の
ＭＯＳ電界効果トランジスタが用いられるようになった
。 図１６は、このＬＤＤ型ＭＯＳ電界効果トランジスタの
構造を示す図である。

【０００６】Ｐ型半導体基板２１の主表面には、ゲート
絶縁膜２３を介してゲート電極２４が形成されている。 また、ゲート電極２４の両側壁には側壁絶縁膜２６ａ，
２６ｂが形成されている。

【０００７】ゲート電極２４の両側の半導体基板２１の
主表面は、その一端がゲート電極２４の側壁絶縁膜２６
ａ，２６ｂと重なり合うように形成された、ｎ型の一対
の低濃度不純物拡散領域よりなるソース／ドレイン領域
２５ａ，２５ｂが形成されている。さらに、ゲート電極
２４の両側の半導体基板２１の主表面には、ソース／ド
レイン領域２５ａ，２５ｂに連なり、かつゲート電極２
４と重なり合わないように設けられた、ｎ型の一対の高
濃度不純物拡散領域よりなるソース／ドレイン領域２７
ａ，２７ｂが形成されている。

【０００８】この、ソース／ドレイン領域２７ａ，２７
ｂのゲート電極２４の反対側には、フィ−ルド酸化膜２
２ａ，２２ｂが形成されており、このフィ−ルド酸化膜
２２ａ，２２ｂにより囲まれた領域を素子形成領域（図
示せず）と称している。

【０００９】半導体基板２１の主表面は、層間絶縁膜２
８により覆われている。また、ソース／ドレイン領域２
７ａ，２７ｂには、層間絶縁膜２８に潜入するように配
線層２９ａ，２９ｂが接続されている。

【００１０】次に、この図に示すＬＤＤ型ＭＯＳ電界効
果トランジスタの動作について説明する。

【００１１】図１７を参照して、ソース領域２７ａの電
位を固定し、ドレイン領域２７ｂに正電位、半導体基板
２１に負電位およびゲート電極２４に正電位の電圧を印
加してＭＯＳ電界効果トランジスタを動作させると、ゲ
ート電極２４直下の半導体基板２１表面のチャネル領域
３０に、ｎ型の反転層３１が形成される。この反転層３
１により、ソースとドレイン領域が電気的に接続され、
反転層３１で発生したキャリアとなる電子は、自由に動
けるためソース領域２７ａおよびドレイン領域２７ｂ間
に電流が流れる。

【００１２】ここで、ＬＤＤ構造を構成する低濃度不純
物拡散領域２５ａ，２５ｂの動作について説明する。

【００１３】初期のＭＯＳ電界効果トランジスタにおい
ては、この低濃度不純物領域２５ａ，２５ｂは用いられ
ていなかった。この場合、図１８を用いて、ＭＯＳ電界
効果トランジスタの構造の微細化によりソース／ドレイ
ン領域２７ａ，２７ｂ間の距離が短くなると、特にドレ
イン領域２７ｂ近傍に発生する電界が高くなる。したが
ってこのような場合には、キャリア電子がこの電界によ
り生じたドレイン空乏層３２内で基板と電離性衝突を起
こし電子・正孔対を発生する。

【００１４】この電子・正孔対のうち半導体基板材質で
あるシリコンとゲート絶縁膜であるシリコン酸化膜との
ポテンシャル障壁（〜３．１ｅＶ）を越えるエネルギを
持つ電子は、ホットエレクトロンとなりゲート絶縁膜中
に注入される。

【００１５】注入された電子の一部は、酸化膜内に確保
され、電荷として作用し、ＭＯＳ電界効果トランジスタ
のゲート閾値電圧を上昇させる効果を引き起こす。この
ことにより、ＭＯＳ電界効果トランジスタ特性の劣性お
よび信頼性の低下を招いていた。

【００１６】このようなＭＯＳ電界効果トランジスタ特
性の劣化および信頼性の低下を防止するために、ＬＤＤ
型ＭＯＳ電界効果トランジスタは、高濃度の第２不純物
拡散領域よりなるソース／ドレイン領域２７ａ，２７ｂ
の内側に低濃度第２不純物拡散領域よりなるソース／ド
レイン領域２５ａ，２５ｂを形成している。

【００１７】この低濃度第２不純物拡散領域よりなるソ
ース／ドレイン領域２５ａ，２５ｂにより、ドレイン空
乏層は拡がりドレイン近傍の電界強度を緩和し上記ホッ
トエレクトロンの発生を防止していた。

【００１８】

【発明が解決しようとする課題】しかしながら、従来の
ＬＤＤ型ＭＯＳ電界効果トランジスタにおいても、チャ
ネル長が０．５μｍ以下になると、図１９に示すように
ホットエレクトロン３０ｂが発生し、この発生したホッ
トエレクトロン３０ｂのゲート絶縁膜への注入が抑えき
れずＭＯＳ電界効果トランジスタの信頼性を低下させて
いた。

【００１９】この発明は上記問題点を解消するためにな
されたもので、チャネル長が０．５μｍ以下のＭＯＳ電
界効果トランジスタにおいても、ホットエレクトロンの
ゲート絶縁膜への注入を防止することができる構造を有
する半導体装置およびその製造方法を提供することを目
的とする。

【００２０】

【課題を解決するための手段】上記課題を解決するため
、この発明に基づいた半導体装置は、所定の濃度に設定
された第１導電型の素子形成領域を有する基板と、基板
の素子形成領域を分離絶縁する素子分離領域と、素子形
成領域の表面上に形成される半導体層と、半導体層の表
面上に絶縁膜を介して形成されたゲート電極と、半導体
層および素子形成領域に、ゲート電極の直下同範囲に設
定されたチャネル領域と、素子分離領域とチャネル領域
に挟まれた領域に位置し、半導体層内に形成された第２
導電型の低濃度不純物拡散領域と、素子形成領域に形成
された第２導電型の高濃度不純物拡散領域とからなるソ
ース／ドレイン領域と、このソース／ドレイン領域の高
濃度不純物拡散領域に潜入し接続する導電配線層とを有
している。

【００２１】この発明に基づいた半導体装置の製造方法
は、基板の表面上に、第１導電型の素子形成領域を形成
する工程と、この素子形成領域を分離絶縁する素子分離
領域を形成する工程と、素子分離領域を形成した後に、
素子形成領域の表面に半導体層を形成する工程と、この
半導体層の表面に絶縁膜を形成する工程と、絶縁膜を形
成した後に、この絶縁膜上に、上面を絶縁膜で覆われた
ゲート電極を形成する工程と、ゲート電極をマスクとし
て、素子形成領域に第２導電型の不純物イオンを注入し
、高濃度不純物拡散領域を形成する工程と、ゲート電極
をマスクとして、半導体層に第２導電型の不純物イオン
を注入し、低濃度不純物拡散領域を形成する工程と、半
導体基板上全面に所定厚さの絶縁膜を堆積させる工程と
、絶縁膜の表面に、素子形成領域に設けられた高濃度不
純物拡散領域に達するコンタクトホールを設ける工程と
、コンタクトホールに配線用金属層を堆積させる工程と
を備えている。

【００２２】

【作用】この発明の半導体装置およびその製造方法によ
れば、不純物拡散領域よりなるソース／ドレイン領域の
半導体層に低濃度不純物拡散領域を形成し、素子形成領
域に高濃度不純物拡散領域とを形成することにより、縦
型に不純物拡散領域を配置することで、空乏層は、ソー
ス／ドレイン領域に沿って基板内側へと発生し、空乏層
内の高電界で加速されるホットキャリアの発生および軌
道を基板側へ曲げることができ、ホットキャリアのゲー
ト絶縁膜への注入を防止することができる。

【００２３】

【実施例】以下、この発明に基づいた実施例を、図１な
いし図１５を説明しながら説明する。

【００２４】図１は、この実施例におけるＭＯＳ電界効
果トランジスタの完成断面図を示している。

【００２５】基板１の表面には、素子形成領域３および
半導体層６が形成されている。素子形成領域３および半
導体層６は、素子分離領域５ａ，５ｂにより分離されて
いる。半導体層６の表面上には、ゲート電極１０が形成
されている。また、素子形成領域３および半導体層６に
は、ゲート電極１０をマスクとしてｎ＋　型の高濃度不
純物拡散領域からなるソース／ドレイン領域１１ａ，１
１ｂおよびｎ−　型の低濃度不純物拡散領域からなる低
濃度ソース／ドレイン領域１２ａ，１２ｂが形成されて
いる。

【００２６】また、基板表面全体には、層間絶縁膜１３
が堆積され、高濃度ソース／ドレイン領域１２ａ，１２
ｂには、配線用金属層が潜入している。

【００２７】図４ないし図１５は、本実施例におけるＭ
ＯＳ電界効果トランジスタの製造工程を順次示している
。

【００２８】この実施例においては、高抵抗の基板１の
深さ数ミクロンの表面層に、硼素２を注入し（図４）、
濃度１０１７〜１０１８／ｃｍ３　程度のｐ−　型の素
子形成領域３を形成する（図５）。その後、素子形成領
域３の表面に所定の間隔をもって素子形成領域３の深さ
より深く溝３ａ，３ｂを形成する（図６）。次に、溝３
ａ，３ｂの底部に分離用のｎ型高濃度不純物拡散領域４
ａ，４ｂをリン等のｎ型不純物を選択的に注入すること
によって形成した後、溝３ａ，３ｂに絶縁物４ｃ，４ｄ
を埋込み、素子分離領域５ａ，５ｂを形成する（図７）
。

【００２９】その後、素子分離領域５ａ，５ｂを除く素
子形成領域３の表面全面に、エピタキシャル成長法によ
り、厚さ５０〜２０００ｎｍのシリコン（Ｓｉ）よりな
る半導体層６を形成する（図８）。

【００３０】次に、半導体層６の表面全面に、熱酸化に
よってゲート絶縁膜７を形成し（図９）、さらに、不純
物をドープした多結晶シリコン層８および酸化絶縁膜９
を順次形成し、これらを写真製版およびエッチングによ
り選択的に除去してゲート電極１０を形成する（図１０
）。

【００３１】その後、ゲート電極１０をマスクとして、
砒素またはリンを表面より１００〜４００ｎｍの範囲の
深さに注入し、１０１９〜１０２１／ｃｍ３　程度のｎ
＋　型の高濃度不純物拡散領域からなる高濃度ソース／
ドレイン領域１１ａ，１１ｂを形成する（図１１）。

【００３２】引続き、ゲート電極１０をマスクとして、
砒素またはリンを０〜１００ｎｍ弱の範囲の深さに注入
し、１０１７〜１０１９／ｃｍ３　程度のｎ−　型の低
濃度不純物拡散領域からなる低濃度ソース／ドレイン領
域１２ａ，１２ｂを形成する（図１２）。

【００３３】次に、基板表面全面に層間絶縁膜１３を堆
積させ（図１３）、層間絶縁膜１３に高濃度ソース／ド
レイン領域１１ａ，１１ｂに達するコンタクトホール１
４ａ，１４ｂを形成する（図１４）。その後、配線用金
属層１５ａ，１５ｂを堆積し図１５に示す構造が完成す
る。

【００３４】以上述べたこの実施例における工程におい
て、図８に示すシリコン（Ｓｉ）よりなる半導体層６を
形成する工程では、素子形成領域３の表面全面にエピタ
キシャル成長法により厚さ５０〜２０００ｎｍのシリコ
ン（Ｓｉ）よりなる半導体層６を形成している。これは
、従来の一層構造で、ソース／ドレイン領域に縦方向の
濃度分布を形成することは、イオンを注入するための加
圧電圧を調整することにより可能ではあるが、ソース／
ドレイン層の厚さと、高濃度領域と低濃度領域の境目の
濃度を急峻に設定するには困難なため、素子形成領域を
予め二層構造とすることにより、容易に不純物の濃度の
急峻な構造を作成するためである。

【００３５】次に、この実施例の動作について説明する
。

【００３６】図２および図３を参照して、本実施例のＭ
ＯＳ電界効果トランジスタにおいてソース領域１１ａの
電位を固定し、ドレイン領域１１ｂに正電位、基板１に
負電位およびゲート電極１０に正電位の電圧を印加して
ＭＯＳ電界効果トランジスタを動作させると、ゲート電
極１０直下の半導体基板表面のチャネル領域１８に、ｎ
型の反転層６ａが形成される。

【００３７】この反転層６ａによって、ソース領域とド
レイン領域が電気的に接続され反転層６ａで発生したキ
ャリアとなる電子は自由に動けるため、ソース領域およ
びドレイン領域間に電流が流れる。

【００３８】しかし、この実施例の場合においても従来
問題となっているチャネル長の微細化によるホットキャ
リア３０ｂの発生を抑えることは困難である。

【００３９】そこで、この実施例においては、高濃度ソ
ース／ドレイン領域１１ａ，１１ｂおよび低濃度ソース
／ドレイン領域１２ａ，１２ｂを縦型に配置することに
より、図３に示すように、空乏層１９はソース／ドレイ
ン領域に沿って基板内側へと発生し、反転層６ａに沿っ
て流れてきたキャリア３０ａは、空乏層内の電界に沿っ
て半導体基板１のより深い部分の方へ流れる。このこと
により、電界により加速されて発生するホットキャリア
３０ｂの軌道を基板内側へ変えることにより、絶縁膜へ
の注入を防止することが可能となる。

【００４０】

【発明の効果】以上述べたこの発明によれば、ソース／
ドレイン領域を形成する不純物拡散領域において、半導
体層に低濃度不純物拡散領域、素子形成領域に高濃度不
純物拡散領域と、縦型に不純物拡散領域を配置すること
で、空乏層内の高電界で加速されたホットキャリアの軌
道を基板内側へ曲げることができ、ホットキャリアのゲ
ート絶縁膜への注入を防止することができる。

【００４１】このことにより、ゲート閾値電圧の上昇に
よるＭＯＳ電界効果トランジスタ特性の劣化を防止し、
信頼性の高いＭＯＳ電界効果トランジスタの提供を可能
とする。

【図面の簡単な説明】

【図１】この発明に基づいた実施例におけるＭＯＳ電界
効果トランジスタの構造を示す断面図である。

【図２】この発明に基づいた実施例におけるＭＯＳ電界
効果トランジスタの動作原理を示す模式図である。

【図３】この発明に基づいた実施例におけるＭＯＳ電界
効果トランジスタの動作原理を示す模式図である。

【図４】この発明に基づいた実施例におけるＭＯＳ電界
効果トランジスタの製造方法の第１工程を示す断面図で
ある。

【図５】この発明に基づいた実施例におけるＭＯＳ電界
効果トランジスタの製造方法の第２工程を示す断面図で
ある。

【図６】この発明に基づいた実施例におけるＭＯＳ電界
効果トランジスタの製造方法の第３工程を示す断面図で
ある。

【図７】この発明に基づいた実施例におけるＭＯＳ電界
効果トランジスタの製造方法の第４工程を示す断面図で
ある。

【図８】この発明に基づいた実施例におけるＭＯＳ電界
効果トランジスタの製造方法の第５工程を示す断面図で
ある。

【図９】この発明に基づいた実施例におけるＭＯＳ電界
効果トランジスタの製造方法の第６工程を示す断面図で
ある。

【図１０】この発明に基づいた実施例におけるＭＯＳ電
界効果トランジスタの製造方法の第７工程を示す断面図
である。

【図１１】この発明に基づいた実施例におけるＭＯＳ電
界効果トランジスタの製造方法の第８工程を示す断面図
である。

【図１２】この発明に基づいた実施例におけるＭＯＳ電
界効果トランジスタの製造方法の第９工程を示す断面図
である。

【図１３】この発明に基づいた実施例におけるＭＯＳ電
界効果トランジスタの製造方法の第１０工程を示す断面
図である。

【図１４】この発明に基づいた実施例におけるＭＯＳ電
界効果トランジスタの製造方法の第１１工程を示す断面
図である。

【図１５】この発明に基づいた実施例におけるＭＯＳ電
界効果トランジスタの製造方法の第１２工程を示す断面
図である。

【図１６】従来技術におけるＭＯＳ電界効果トランジス
タの構造を示す断面図である。

【図１７】従来技術におけるＭＯＳ電界効果トランジス
タの動作原理を示す模式図である。

【図１８】従来技術におけるＭＯＳ電界効果トランジス
タのホットキャリアの発生を示す模式図である。

【図１９】従来技術におけるＬＤＤ型ＭＯＳ電界効果ト
ランジスタのホットキャリアの発生を示す模式図である
。

【符号の説明】

１　　基板 ３　　素子形成領域 ５ａ，５ｂ　　　　素子分離領域 ６　　半導体層 １０　　ゲート電極 １１ａ　　高濃度ソース領域 １１ｂ　　高濃度ドレイン領域 １２ａ　　低濃度ソース領域 １２ｂ　　低濃度ドレイン領域 １３　　層間絶縁膜 １５ａ，１５ｂ　　配線用金属層 １８　　チャネル領域 なお、図中同一符号は、同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　所定の濃度に設定された第１導電型の
   素子形成領域を有する基板と、前記基板の前記素子形成
   領域を分離絶縁する素子分離領域と、前記素子形成領域
   表面上に形成される半導体層と、前記半導体層の表面上
   に絶縁膜を介して形成されたゲート電極と、前記半導体
   層および前記素子形成領域に、前記ゲート電極の直下同
   範囲に設定されたチャネル領域と、前記素子分離領域と
   前記チャネル領域に挟まれた領域に位置し、前記半導体
   層内に形成された第２導電型の低濃度不純物拡散領域と
   前記素子形成領域内に形成された第２導電型の高濃度不
   純物拡散領域とからなるソース／ドレイン領域と、前記
   ソース／ドレイン領域の高濃度不純物拡散領域に潜入し
   接続する導電配線層と、を有することを特徴とする半導
   体装置。
2. 【請求項２】　　基板の表面上に、第１導電型の素子形
   成領域を形成する工程と、この素子形成領域を分離絶縁
   する素子分離領域を形成する工程と、前記素子分離領域
   を形成した後に、前記素子形成領域の表面に半導体層を
   形成する工程と、この半導体層の表面に絶縁膜を形成す
   る工程と、この絶縁膜上に、上面を絶縁膜で覆われたゲ
   ート電極を形成する工程と、前記ゲート電極をマスクと
   して、前記素子形成領域に第２導電型の不純物イオンを
   注入し、高濃度不純物拡散領域を形成する工程と、前記
   ゲート電極をマスクとして、前記半導体層に第２導電型
   の不純物イオンを注入し、低濃度不純物拡散領域を形成
   する工程と、前記半導体基板上全面に所定厚さの絶縁膜
   を堆積させる工程と、前記絶縁膜の表面に、前記素子形
   成領域に設けられた高濃度不純物拡散領域に達するコン
   タクトホールを設ける工程と、前記コンタクトホールに
   配線用金属層を堆積させる工程と、を備えたことを特徴
   とする半導体装置の製造方法。