JPH04291086A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04291086A JPH04291086A JP3055226A JP5522691A JPH04291086A JP H04291086 A JPH04291086 A JP H04291086A JP 3055226 A JP3055226 A JP 3055226A JP 5522691 A JP5522691 A JP 5522691A JP H04291086 A JPH04291086 A JP H04291086A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はフラッシュライト機能
を備えた半導体記憶装置に関するものである。ＤＲＡＭ
の一種類にはシリアルアクセスメモリを内蔵したデュア
ルポートメモリがあり、特に画像用メモリとして使用さ
れる。このようなＤＲＡＭは動作の高速性が要求される
ため、同一ワード線に接続された記憶セルのセル情報を
一括して書換え可能とするフラッシュライト機能を備え
ているが、このような機能を備えたＤＲＡＭにおいても
高集積化及びチップの小型化が要請されている。
を備えた半導体記憶装置に関するものである。ＤＲＡＭ
の一種類にはシリアルアクセスメモリを内蔵したデュア
ルポートメモリがあり、特に画像用メモリとして使用さ
れる。このようなＤＲＡＭは動作の高速性が要求される
ため、同一ワード線に接続された記憶セルのセル情報を
一括して書換え可能とするフラッシュライト機能を備え
ているが、このような機能を備えたＤＲＡＭにおいても
高集積化及びチップの小型化が要請されている。
【０００２】
【従来の技術】フラッシュライト機能を備えたＤＲＡＭ
の一例を図４に従って説明すると、多数対のビット線Ｂ
Ｌ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎにはそれぞれ一
つのトランジスタと一つの容量とから構成される多数の
記憶セルＣが接続され、各ビット線ＢＬ１，バーＢＬ１
〜ＢＬｎ，バーＢＬｎの各対毎にセンスアンプ１がそれ
ぞれ接続されている。また、各ビット線ＢＬ１，バーＢ
Ｌ１〜ＢＬｎ，バーＢＬｎはそれぞれコラム選択ゲート
を介してデータバスＤＢ，バーＤＢ（図示しない）が接
続され、そのコラム選択ゲートに入力されるコラム選択
信号によりいずれかの対のビット線が選択された状態で
多数のワード線ＷＬ１〜ＷＬｎの中からいずれかのワー
ド線が選択されると特定の記憶セルＣが選択されて当該
セルに対し書き込み及び読出し動作が行われる。
の一例を図４に従って説明すると、多数対のビット線Ｂ
Ｌ１，バーＢＬ１〜ＢＬｎ，バーＢＬｎにはそれぞれ一
つのトランジスタと一つの容量とから構成される多数の
記憶セルＣが接続され、各ビット線ＢＬ１，バーＢＬ１
〜ＢＬｎ，バーＢＬｎの各対毎にセンスアンプ１がそれ
ぞれ接続されている。また、各ビット線ＢＬ１，バーＢ
Ｌ１〜ＢＬｎ，バーＢＬｎはそれぞれコラム選択ゲート
を介してデータバスＤＢ，バーＤＢ（図示しない）が接
続され、そのコラム選択ゲートに入力されるコラム選択
信号によりいずれかの対のビット線が選択された状態で
多数のワード線ＷＬ１〜ＷＬｎの中からいずれかのワー
ド線が選択されると特定の記憶セルＣが選択されて当該
セルに対し書き込み及び読出し動作が行われる。
【０００３】対をなす各ビット線ＢＬ１，バーＢＬ１〜
ＢＬｎ，バーＢＬｎ間には該ビット線の電位をリセット
するスイッチ回路としてのＮチャネルＭＯＳトランジス
タＴｒｓ１ ，Ｔｒｓ２ が直列に接続され、各トラン
ジスタＴｒｓ１ ，Ｔｒｓ２ のゲートにはビット線リ
セット信号ＢＲＳが入力され、各トランジスタＴｒｓ１
，Ｔｒｓ２ の接続点にはビット線のリセットレベル
である１／２Ｖｃｃレベルを供給するリセット電位供給
回路２が接続されている。
ＢＬｎ，バーＢＬｎ間には該ビット線の電位をリセット
するスイッチ回路としてのＮチャネルＭＯＳトランジス
タＴｒｓ１ ，Ｔｒｓ２ が直列に接続され、各トラン
ジスタＴｒｓ１ ，Ｔｒｓ２ のゲートにはビット線リ
セット信号ＢＲＳが入力され、各トランジスタＴｒｓ１
，Ｔｒｓ２ の接続点にはビット線のリセットレベル
である１／２Ｖｃｃレベルを供給するリセット電位供給
回路２が接続されている。
【０００４】また、対をなす各ビット線ＢＬ１，バーＢ
Ｌ１〜ＢＬｎ，バーＢＬｎにはフラッシュライトを行う
ためのトランジスタＴｒｆ１ ，Ｔｒｆ２のドレインが
接続され、各トランジスタＴｒｆ１ ，Ｔｒｆ２ のソ
ースは接地線ＧＬで低電位側電源Ｖｓｓに接続され、各
トランジスタＴｒｆ１ のゲートはフラッシュライトワ
ード線ＦＷ１に接続され、各トランジスタＴｒｆ２ の
ゲートはフラッシュライトワード線ＦＷ２に接続されて
いる。各フラッシュライトワード線ＦＷ１，ＦＷ２はレ
ジスタ３に接続され、同レジスタ３によりフラッシュラ
イトワード線ＦＷ１，ＦＷ２の電位がＨレベルに引き上
げられると、各ビット線ＢＬ１，バーＢＬ１〜ＢＬｎ，
バーＢＬｎの電位が引き下げられる。
Ｌ１〜ＢＬｎ，バーＢＬｎにはフラッシュライトを行う
ためのトランジスタＴｒｆ１ ，Ｔｒｆ２のドレインが
接続され、各トランジスタＴｒｆ１ ，Ｔｒｆ２ のソ
ースは接地線ＧＬで低電位側電源Ｖｓｓに接続され、各
トランジスタＴｒｆ１ のゲートはフラッシュライトワ
ード線ＦＷ１に接続され、各トランジスタＴｒｆ２ の
ゲートはフラッシュライトワード線ＦＷ２に接続されて
いる。各フラッシュライトワード線ＦＷ１，ＦＷ２はレ
ジスタ３に接続され、同レジスタ３によりフラッシュラ
イトワード線ＦＷ１，ＦＷ２の電位がＨレベルに引き上
げられると、各ビット線ＢＬ１，バーＢＬ１〜ＢＬｎ，
バーＢＬｎの電位が引き下げられる。
【０００５】このように構成されたＤＲＡＭのフラッシ
ュライト動作を図５に従って説明すると、フラッシュラ
イト動作に先立ってビット線リセット信号ＢＲＳはＨレ
ベルに維持されていて各トランジスタＴｒｓ１ ，Ｔｒ
ｓ２ はオンされ、各ビット線ＢＬ１，バーＢＬ１〜Ｂ
Ｌｎ，バーＢＬｎは１／２Ｖｃｃレベルに維持されてい
る。この状態からビット線リセット信号ＢＲＳがＬレベ
ルに移行し、次いで例えばワード線ＷＬ１が選択されて
その電位がＨレベルに引き上げられ、同ワード線ＷＬ１
に接続された記憶セルＣのセルトランジスタがオン状態
となり、例えば同ワード線ＷＬ１及びビット線ＢＬ１に
接続された記憶セルＣ１に「１」すなわちＨレベルのセ
ル情報が格納されていると、ビット線ＢＬ１の電位はビ
ット線バーＢＬ１の１／２Ｖｃｃレベルより僅かに上昇
する。この状態で、例えばワード線ＷＬ１に接続された
各記憶セルＣに「０」すなわちＬレベルのセル情報を同
時に一括して書き込む場合には、レジスタ３によりフラ
ッシュライトワード線ＦＷ１がＨレベルに引き上げられ
る。すると、フラッシュライトワード線ＦＷ１に接続さ
れたトランジスタＴｒｆ１ がオンされてビット線ＢＬ
〜ＢＬｎの蓄積電荷が抜かれ、その電位がＬレベルに引
き下げられる。
ュライト動作を図５に従って説明すると、フラッシュラ
イト動作に先立ってビット線リセット信号ＢＲＳはＨレ
ベルに維持されていて各トランジスタＴｒｓ１ ，Ｔｒ
ｓ２ はオンされ、各ビット線ＢＬ１，バーＢＬ１〜Ｂ
Ｌｎ，バーＢＬｎは１／２Ｖｃｃレベルに維持されてい
る。この状態からビット線リセット信号ＢＲＳがＬレベ
ルに移行し、次いで例えばワード線ＷＬ１が選択されて
その電位がＨレベルに引き上げられ、同ワード線ＷＬ１
に接続された記憶セルＣのセルトランジスタがオン状態
となり、例えば同ワード線ＷＬ１及びビット線ＢＬ１に
接続された記憶セルＣ１に「１」すなわちＨレベルのセ
ル情報が格納されていると、ビット線ＢＬ１の電位はビ
ット線バーＢＬ１の１／２Ｖｃｃレベルより僅かに上昇
する。この状態で、例えばワード線ＷＬ１に接続された
各記憶セルＣに「０」すなわちＬレベルのセル情報を同
時に一括して書き込む場合には、レジスタ３によりフラ
ッシュライトワード線ＦＷ１がＨレベルに引き上げられ
る。すると、フラッシュライトワード線ＦＷ１に接続さ
れたトランジスタＴｒｆ１ がオンされてビット線ＢＬ
〜ＢＬｎの蓄積電荷が抜かれ、その電位がＬレベルに引
き下げられる。
【０００６】次いで、センスアンプ活性化信号ＬＥがＨ
レベルに立ち上げられて各センスアンプ１が活性化され
ると、同センスアンプ１はビット線ＢＬ１，バーＢＬ１
〜ＢＬｎ，バーＢＬｎの電位差を拡大し、ビット線ＢＬ
１〜ＢＬｎをＬレベル、ビット線バーＢＬ〜バーＢＬｎ
をＨレベルとする。この結果、ワード線ＷＬ１に接続さ
れた記憶セルＣのセル情報はすべて「０」すなわちＬレ
ベルに書き換えられ、次いでワード線ＷＬ１、フラッシ
ュライトワード線ＦＷ１、センスアンプ活性化信号ＬＥ
がＬレベルに引き下げられ、ビット線リセット信号ＢＲ
ＳがＨレベルに立ち上げられてビット線ＢＬ１，バーＢ
Ｌ１〜ＢＬｎ〜バーＢＬｎが１／２Ｖｃｃレベルにリセ
ットされ、次の動作を待つ状態となる。
レベルに立ち上げられて各センスアンプ１が活性化され
ると、同センスアンプ１はビット線ＢＬ１，バーＢＬ１
〜ＢＬｎ，バーＢＬｎの電位差を拡大し、ビット線ＢＬ
１〜ＢＬｎをＬレベル、ビット線バーＢＬ〜バーＢＬｎ
をＨレベルとする。この結果、ワード線ＷＬ１に接続さ
れた記憶セルＣのセル情報はすべて「０」すなわちＬレ
ベルに書き換えられ、次いでワード線ＷＬ１、フラッシ
ュライトワード線ＦＷ１、センスアンプ活性化信号ＬＥ
がＬレベルに引き下げられ、ビット線リセット信号ＢＲ
ＳがＨレベルに立ち上げられてビット線ＢＬ１，バーＢ
Ｌ１〜ＢＬｎ〜バーＢＬｎが１／２Ｖｃｃレベルにリセ
ットされ、次の動作を待つ状態となる。
【０００７】
【発明が解決しようとする課題】ところが、上記のよう
な構成のＤＲＡＭではビット線の各対毎に２個のフラッ
シュライトトランジスタＴｒｆ１ ，Ｔｒｆ２ と各ビ
ット線共通のフラッシュライトワード線ＦＷ１，ＦＷ２
及び接地線ＧＬが必要となるため、フラッシュライト機
能を持たないＤＲＡＭに比してセルアレイの占有面積が
大きく増大するという問題点がある。
な構成のＤＲＡＭではビット線の各対毎に２個のフラッ
シュライトトランジスタＴｒｆ１ ，Ｔｒｆ２ と各ビ
ット線共通のフラッシュライトワード線ＦＷ１，ＦＷ２
及び接地線ＧＬが必要となるため、フラッシュライト機
能を持たないＤＲＡＭに比してセルアレイの占有面積が
大きく増大するという問題点がある。
【０００８】この発明の目的は、フラッシュライト機能
を備えながらフラッシュライト機能を持たないＤＲＡＭ
に対してセルアレイの占有面積を大きく増大させること
のない半導体記憶装置を提供することにある。
を備えながらフラッシュライト機能を持たないＤＲＡＭ
に対してセルアレイの占有面積を大きく増大させること
のない半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、ビット線ＢＬ，バーＢＬとワード
線ＷＬを選択することにより所定の記憶セルＣを選択し
、該記憶セルＣに対しビット線ＢＬ，バーＢＬに接続さ
れたセンスアンプ１でセル情報の記憶保持動作及び読出
し動作を行うとともに、各ビット線ＢＬ，バーＢＬには
ビット線リセット信号に基づいてリセット電位を該ビッ
ト線ＢＬ，バーＢＬに供給するスイッチ回路Ｔｒｓを備
え、かつ選択されたワード線ＷＬに接続された多数の記
憶セルＣのセル情報を一括して書き換えるフラッシュラ
イト機能を備えた半導体記憶装置で、前記各スイッチ回
路Ｔｒｓにはリセット電位を供給するリセット電位供給
回路２とリセット電位とは異なるフラッシュライト電位
を発生するフラッシュライト電位供給回路５とがそれぞ
れ接続され、リセット動作時にはリセット電位供給回路
２からスイッチ回路Ｔｒｓを介してビット線ＢＬ，バー
ＢＬにリセット電位を出力させるとともにフラッシュラ
イト動作時にはフラッシュライト電位供給回路５からス
イッチ回路Ｔｒｓを介してビット線ＢＬ，バーＢＬの一
方にフラッシュライト電位を出力させる制御信号を各供
給回路２，５及びスイッチ回路Ｔｒｓに出力する制御回
路６が備えられる。
図である。すなわち、ビット線ＢＬ，バーＢＬとワード
線ＷＬを選択することにより所定の記憶セルＣを選択し
、該記憶セルＣに対しビット線ＢＬ，バーＢＬに接続さ
れたセンスアンプ１でセル情報の記憶保持動作及び読出
し動作を行うとともに、各ビット線ＢＬ，バーＢＬには
ビット線リセット信号に基づいてリセット電位を該ビッ
ト線ＢＬ，バーＢＬに供給するスイッチ回路Ｔｒｓを備
え、かつ選択されたワード線ＷＬに接続された多数の記
憶セルＣのセル情報を一括して書き換えるフラッシュラ
イト機能を備えた半導体記憶装置で、前記各スイッチ回
路Ｔｒｓにはリセット電位を供給するリセット電位供給
回路２とリセット電位とは異なるフラッシュライト電位
を発生するフラッシュライト電位供給回路５とがそれぞ
れ接続され、リセット動作時にはリセット電位供給回路
２からスイッチ回路Ｔｒｓを介してビット線ＢＬ，バー
ＢＬにリセット電位を出力させるとともにフラッシュラ
イト動作時にはフラッシュライト電位供給回路５からス
イッチ回路Ｔｒｓを介してビット線ＢＬ，バーＢＬの一
方にフラッシュライト電位を出力させる制御信号を各供
給回路２，５及びスイッチ回路Ｔｒｓに出力する制御回
路６が備えられる。
【００１０】
【作用】ビット線ＢＬ，バーＢＬのリセット動作時には
リセット電位供給回路２からスイッチ回路Ｔｒｓを介し
てビット線ＢＬ，バーＢＬにリセット電位が供給され、
フラッシュライト動作時にはフラッシュライト電位供給
回路５からスイッチ回路Ｔｒｓを介してビット線ＢＬ，
バーＢＬの一方にフラッシュライト電位が供給され、各
供給回路２，５及び制御回路６は各ビット線ＢＬ，バー
ＢＬに対し共通のものをセルアレイ外に設ける事が可能
となる。
リセット電位供給回路２からスイッチ回路Ｔｒｓを介し
てビット線ＢＬ，バーＢＬにリセット電位が供給され、
フラッシュライト動作時にはフラッシュライト電位供給
回路５からスイッチ回路Ｔｒｓを介してビット線ＢＬ，
バーＢＬの一方にフラッシュライト電位が供給され、各
供給回路２，５及び制御回路６は各ビット線ＢＬ，バー
ＢＬに対し共通のものをセルアレイ外に設ける事が可能
となる。
【００１１】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付してその説明を省略する。この実
施例では前記従来例ではビット線ＢＬ１，バーＢＬ１〜
ＢＬｎ，バーＢＬｎに接続されていたフラッシュライト
トランジスタＴｒｆ１ ，Ｔｒｆ２とそのフラッシュラ
イトトランジスタＴｒｆ１ ，Ｔｒｆ２ に接続される
フラッシュライトワード線ＦＷ１，ＦＷ２及び接地線Ｇ
Ｌは設けられていない。そして、ビット線ＢＬ１〜ＢＬ
ｎに接続されるトランジスタＴｒｓ１ のゲートにはＯ
Ｒ回路４ａの出力信号ＳＧ１が入力され、ビット線バー
ＢＬ１〜バーＢＬｎに接続されるトランジスタＴｒｓ２
のゲートにはＯＲ回路４ｂの出力信号ＳＧ２が入力さ
れている。
及び図３に従って説明する。なお、前記従来例と同一構
成部分は同一符号を付してその説明を省略する。この実
施例では前記従来例ではビット線ＢＬ１，バーＢＬ１〜
ＢＬｎ，バーＢＬｎに接続されていたフラッシュライト
トランジスタＴｒｆ１ ，Ｔｒｆ２とそのフラッシュラ
イトトランジスタＴｒｆ１ ，Ｔｒｆ２ に接続される
フラッシュライトワード線ＦＷ１，ＦＷ２及び接地線Ｇ
Ｌは設けられていない。そして、ビット線ＢＬ１〜ＢＬ
ｎに接続されるトランジスタＴｒｓ１ のゲートにはＯ
Ｒ回路４ａの出力信号ＳＧ１が入力され、ビット線バー
ＢＬ１〜バーＢＬｎに接続されるトランジスタＴｒｓ２
のゲートにはＯＲ回路４ｂの出力信号ＳＧ２が入力さ
れている。
【００１２】ＯＲ回路４ａの一方の入力端子にはレジス
タ３からフラッシュライト信号ＦＳ１が入力されるとと
もに、他方の入力端子にはビット線リセット信号ＢＲＳ
が入力されている。従って、ＯＲ回路４ａはフラッシュ
ライト信号ＦＳ１とビット線リセット信号ＢＲＳの少な
くともいずれかがＨレベルとなるとＨレベルの出力信号
ＳＧ１を出力して前記トランジスタＴｒｓ１ をオンさ
せるようになっている。
タ３からフラッシュライト信号ＦＳ１が入力されるとと
もに、他方の入力端子にはビット線リセット信号ＢＲＳ
が入力されている。従って、ＯＲ回路４ａはフラッシュ
ライト信号ＦＳ１とビット線リセット信号ＢＲＳの少な
くともいずれかがＨレベルとなるとＨレベルの出力信号
ＳＧ１を出力して前記トランジスタＴｒｓ１ をオンさ
せるようになっている。
【００１３】ＯＲ回路４ｂの一方の入力端子にはレジス
タ３からフラッシュライト信号ＦＳ２が入力されるとと
もに、他方の入力端子にはビット線リセット信号ＢＲＳ
が入力されている。従って、ＯＲ回路４ｂはフラッシュ
ライト信号ＦＳ２とビット線リセット信号ＢＲＳの少な
くともいずれかがＨレベルとなるとＨレベルの出力信号
ＳＧ２を出力して前記トランジスタＴｒｓ２ をオンさ
せるようになっている。
タ３からフラッシュライト信号ＦＳ２が入力されるとと
もに、他方の入力端子にはビット線リセット信号ＢＲＳ
が入力されている。従って、ＯＲ回路４ｂはフラッシュ
ライト信号ＦＳ２とビット線リセット信号ＢＲＳの少な
くともいずれかがＨレベルとなるとＨレベルの出力信号
ＳＧ２を出力して前記トランジスタＴｒｓ２ をオンさ
せるようになっている。
【００１４】トランジスタＴｒｓ１ ，Ｔｒｓ２ の接
続点ＰにはトランジスタＴｒ１を介して低電位側電源Ｖ
ｓｓが接続されるとともに、トランジスタＴｒ２を介し
てリセット電位供給回路２が接続されている。トランジ
スタＴｒ１のゲートにはＯＲ回路４ｃの出力信号が入力
され、そのＯＲ回路４ｃには前記レジスタ３の出力信号
ＦＳ１，ＦＳ２が入力されている。トランジスタＴｒ２
のゲートには前記ビット線リセット信号ＢＲＳが入力さ
れている。
続点ＰにはトランジスタＴｒ１を介して低電位側電源Ｖ
ｓｓが接続されるとともに、トランジスタＴｒ２を介し
てリセット電位供給回路２が接続されている。トランジ
スタＴｒ１のゲートにはＯＲ回路４ｃの出力信号が入力
され、そのＯＲ回路４ｃには前記レジスタ３の出力信号
ＦＳ１，ＦＳ２が入力されている。トランジスタＴｒ２
のゲートには前記ビット線リセット信号ＢＲＳが入力さ
れている。
【００１５】従って、レジスタ３の出力信号ＦＳ１，Ｆ
Ｓ２の少なくともいずれかがＨレベルとなるとＯＲ回路
４ｃの出力信号がＨレベルとなってトランジスタＴｒ１
がオンされることにより接続点Ｐへの出力信号ＶＰＲは
Ｌレベルとなり、トランジスタＴｒ１がオフされてＨレ
ベルのビット線リセット信号ＢＲＳによりトランジスタ
Ｔｒ２がオンされると、リセット電位供給回路２から１
／２Ｖｃｃレベルの出力信号ＶＰＲが出力される。
Ｓ２の少なくともいずれかがＨレベルとなるとＯＲ回路
４ｃの出力信号がＨレベルとなってトランジスタＴｒ１
がオンされることにより接続点Ｐへの出力信号ＶＰＲは
Ｌレベルとなり、トランジスタＴｒ１がオフされてＨレ
ベルのビット線リセット信号ＢＲＳによりトランジスタ
Ｔｒ２がオンされると、リセット電位供給回路２から１
／２Ｖｃｃレベルの出力信号ＶＰＲが出力される。
【００１６】このように構成されたＤＲＡＭのフラッシ
ュライト動作を図３に従って説明すると、フラッシュラ
イト動作に先立ってビット線リセット信号ＢＲＳはＨレ
ベルに維持されていてトランジスタＴｒ２がオンされる
とともにＯＲ回路４ａ，４ｂがＨレベルの出力信号ＳＧ
１，ＳＧ２を出力して各トランジスタＴｒｓ１ ，Ｔｒ
ｓ２ がオンされるため、各ビット線ＢＬ１，バーＢＬ
１〜ＢＬｎ，バーＢＬｎは１／２Ｖｃｃレベルに維持さ
れている。
ュライト動作を図３に従って説明すると、フラッシュラ
イト動作に先立ってビット線リセット信号ＢＲＳはＨレ
ベルに維持されていてトランジスタＴｒ２がオンされる
とともにＯＲ回路４ａ，４ｂがＨレベルの出力信号ＳＧ
１，ＳＧ２を出力して各トランジスタＴｒｓ１ ，Ｔｒ
ｓ２ がオンされるため、各ビット線ＢＬ１，バーＢＬ
１〜ＢＬｎ，バーＢＬｎは１／２Ｖｃｃレベルに維持さ
れている。
【００１７】この状態からビット線リセット信号ＢＲＳ
がＬレベルに移行し、次いでワード線ＷＬ１が選択され
てその電位がＨレベルに引き上げられ、同ワード線ＷＬ
１に接続された記憶セルＣのセルトランジスタがオン状
態となり、例えば同ワード線ＷＬ１及びビット線ＢＬ１
に接続された記憶セルＣ１に「１」すなわちＨレベルの
セル情報が格納されていると、ビット線ＢＬ１の電位は
ビット線バーＢＬの１／２Ｖｃｃレベルより僅かに上昇
する。この状態で、例えばワード線ＷＬ１に接続された
各記憶セルＣに「０」すなわちＬレベルのセル情報を同
時に一括して書き込む場合には、レジスタ３によりフラ
ッシュライト信号ＦＳ１がＨレベルに引き上げられると
ともに、フラッシュライト信号ＦＳ２はＬレベルに維持
される。すると、ＯＲ回路４ａの出力信号ＳＧ１はＨレ
ベルとなってトランジスタＴｒｓ１ がオンされるとと
もにＯＲ回路４ｂの出力信号ＳＧ２はＬレベルとなって
トランジスタＴｒｓ２ はオフされ、ＯＲ回路４ｃの出
力信号はＨレベルとなってトランジスタＴｒ１がオンさ
れるため、トランジスタＴｒｓ１ ，Ｔｒｓ２ の接続
点Ｐへの出力信号ＶＰＲはＬレベルに移行する。この結
果、トランジスタＴｒｓ１ ，Ｔｒ１を介してビット線
ＢＬ１〜ＢＬｎの蓄積電荷が抜かれ、その電位がＬレベ
ルに引き下げられる。
がＬレベルに移行し、次いでワード線ＷＬ１が選択され
てその電位がＨレベルに引き上げられ、同ワード線ＷＬ
１に接続された記憶セルＣのセルトランジスタがオン状
態となり、例えば同ワード線ＷＬ１及びビット線ＢＬ１
に接続された記憶セルＣ１に「１」すなわちＨレベルの
セル情報が格納されていると、ビット線ＢＬ１の電位は
ビット線バーＢＬの１／２Ｖｃｃレベルより僅かに上昇
する。この状態で、例えばワード線ＷＬ１に接続された
各記憶セルＣに「０」すなわちＬレベルのセル情報を同
時に一括して書き込む場合には、レジスタ３によりフラ
ッシュライト信号ＦＳ１がＨレベルに引き上げられると
ともに、フラッシュライト信号ＦＳ２はＬレベルに維持
される。すると、ＯＲ回路４ａの出力信号ＳＧ１はＨレ
ベルとなってトランジスタＴｒｓ１ がオンされるとと
もにＯＲ回路４ｂの出力信号ＳＧ２はＬレベルとなって
トランジスタＴｒｓ２ はオフされ、ＯＲ回路４ｃの出
力信号はＨレベルとなってトランジスタＴｒ１がオンさ
れるため、トランジスタＴｒｓ１ ，Ｔｒｓ２ の接続
点Ｐへの出力信号ＶＰＲはＬレベルに移行する。この結
果、トランジスタＴｒｓ１ ，Ｔｒ１を介してビット線
ＢＬ１〜ＢＬｎの蓄積電荷が抜かれ、その電位がＬレベ
ルに引き下げられる。
【００１８】次いで、センスアンプ活性化信号ＬＥがＨ
レベルに立ち上げられて各センスアンプ１が活性化され
ると、同センスアンプ１はビット線ＢＬ１，バーＢＬ１
〜ＢＬｎ，バーＢＬｎの電位差を拡大し、ビット線ＢＬ
１〜ＢＬｎをＬレベル、ビット線バーＢＬ１〜バーＢＬ
ｎをＨレベルとする。この結果、ワード線ＷＬ１に接続
された記憶セルＣのセル情報はすべて「０」すなわちＬ
レベルに書き換えられ、次いでワード線ＷＬ１、フラッ
シュライト信号ＦＳ１、ＯＲ回路４ａの出力信号ＳＧ１
、センスアンプ活性化信号ＬＥがＬレベルに引き下げら
れ、ビット線リセット信号ＢＲＳがＨレベルに立ち上げ
られてビット線ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬ
ｎが１／２Ｖｃｃレベルにリセットされ、次の動作を待
つ状態となる。
レベルに立ち上げられて各センスアンプ１が活性化され
ると、同センスアンプ１はビット線ＢＬ１，バーＢＬ１
〜ＢＬｎ，バーＢＬｎの電位差を拡大し、ビット線ＢＬ
１〜ＢＬｎをＬレベル、ビット線バーＢＬ１〜バーＢＬ
ｎをＨレベルとする。この結果、ワード線ＷＬ１に接続
された記憶セルＣのセル情報はすべて「０」すなわちＬ
レベルに書き換えられ、次いでワード線ＷＬ１、フラッ
シュライト信号ＦＳ１、ＯＲ回路４ａの出力信号ＳＧ１
、センスアンプ活性化信号ＬＥがＬレベルに引き下げら
れ、ビット線リセット信号ＢＲＳがＨレベルに立ち上げ
られてビット線ＢＬ１，バーＢＬ１〜ＢＬｎ，バーＢＬ
ｎが１／２Ｖｃｃレベルにリセットされ、次の動作を待
つ状態となる。
【００１９】また、上記動作においてワード線ＷＬ１に
換えてワード線ＷＬ２を選択していればワード線ＷＬ２
に接続された記憶セルＣに一括して「１」を書き込むこ
とができるとともに、フラッシュライト信号ＦＳ１，Ｆ
Ｓ２を反転させればワード線ＷＬ１に接続された記憶セ
ルＣに一括してＨレベルを書き込むこともでき、他のワ
ード線に接続された記憶セルＣに対しても同様に書き込
むことができる。
換えてワード線ＷＬ２を選択していればワード線ＷＬ２
に接続された記憶セルＣに一括して「１」を書き込むこ
とができるとともに、フラッシュライト信号ＦＳ１，Ｆ
Ｓ２を反転させればワード線ＷＬ１に接続された記憶セ
ルＣに一括してＨレベルを書き込むこともでき、他のワ
ード線に接続された記憶セルＣに対しても同様に書き込
むことができる。
【００２０】以上のようなＤＲＡＭではフラッシュライ
ト機能を持たないＤＲＡＭにに比してセルアレイ内にＯ
Ｒ回路４ａ，４ｂの出力信号ＳＧ１，ＳＧ２を出力する
信号配線のいずれか一本を増設するだけでフラッシュラ
イト機能を付加することができ、ＯＲ回路４ａ〜４ｃ及
びトランジスタＴｒ１，Ｔｒ２は各ビット線ＢＬ１，バ
ーＢＬ１〜ＢＬｎ，バーＢＬｎに対し共通なものを一つ
設ければよいので、占有面積は小さなものである。従っ
て、フラッシュライト機能を備えたＤＲＡＭをフラッシ
ュライト機能を持たないＤＲＡＭに比してセルアレイの
占有面積を大きく増大させることなく実現することがで
きる。
ト機能を持たないＤＲＡＭにに比してセルアレイ内にＯ
Ｒ回路４ａ，４ｂの出力信号ＳＧ１，ＳＧ２を出力する
信号配線のいずれか一本を増設するだけでフラッシュラ
イト機能を付加することができ、ＯＲ回路４ａ〜４ｃ及
びトランジスタＴｒ１，Ｔｒ２は各ビット線ＢＬ１，バ
ーＢＬ１〜ＢＬｎ，バーＢＬｎに対し共通なものを一つ
設ければよいので、占有面積は小さなものである。従っ
て、フラッシュライト機能を備えたＤＲＡＭをフラッシ
ュライト機能を持たないＤＲＡＭに比してセルアレイの
占有面積を大きく増大させることなく実現することがで
きる。
【００２１】
【発明の効果】以上詳述したように、この発明はフラッ
シュライト機能を備えながらフラッシュライト機能を持
たないＤＲＡＭに対してセルアレイの占有面積を大きく
増大させることのない半導体記憶装置を提供することが
できる優れた効果を発揮する。
シュライト機能を備えながらフラッシュライト機能を持
たないＤＲＡＭに対してセルアレイの占有面積を大きく
増大させることのない半導体記憶装置を提供することが
できる優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示す回路図である。
【図３】一実施例の動作を示す波形図である。
【図４】従来例を示す回路図である。
【図５】従来例の動作を示す波形図である。
１ センスアンプ
２ リセット電位供給回路
５ フラッシュライト電位供給回路６ 制
御回路 ＢＬ，バーＢＬ ビット線 ＷＬ ワード線 Ｃ 記憶セル Ｔｒｓ スイッチ回路
御回路 ＢＬ，バーＢＬ ビット線 ＷＬ ワード線 Ｃ 記憶セル Ｔｒｓ スイッチ回路
Claims (1)
- 【請求項１】 ビット線（ＢＬ，バーＢＬ）とワード
線（ＷＬ）を選択することにより所定の記憶セル（Ｃ）
を選択し、該記憶セル（Ｃ）に対しビット線（ＢＬ，バ
ーＢＬ）に接続されたセンスアンプ（１）でセル情報の
記憶保持動作及び読出し動作を行うとともに、各ビット
線（ＢＬ，バーＢＬ）にはビット線リセット信号に基づ
いてリセット電位を該ビット線（ＢＬ，バーＢＬ）に供
給するスイッチ回路（Ｔｒｓ）を備え、かつ選択された
ワード線（ＷＬ）に接続された多数の記憶セル（Ｃ）の
セル情報を一括して書き換えるフラッシュライト機能を
備えた半導体記憶装置であって、前記各スイッチ回路（
Ｔｒｓ）にはリセット電位を供給するリセット電位供給
回路（２）とリセット電位とは異なるフラッシュライト
電位を発生するフラッシュライト電位供給回路（５）と
をそれぞれ接続し、リセット動作時にはリセット電位供
給回路（２）からスイッチ回路（Ｔｒｓ）を介してビッ
ト線（ＢＬ，バーＢＬ）にリセット電位を出力させると
ともにフラッシュライト動作時にはフラッシュライト電
位供給回路（５）からスイッチ回路（Ｔｒｓ）を介して
ビット線（ＢＬ，バーＢＬ）の一方にフラッシュライト
電位を出力させる制御信号を各供給回路（２，５）及び
スイッチ回路（Ｔｒｓ）に出力する制御回路（６）を備
えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055226A JPH04291086A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3055226A JPH04291086A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291086A true JPH04291086A (ja) | 1992-10-15 |
Family
ID=12992697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3055226A Withdrawn JPH04291086A (ja) | 1991-03-20 | 1991-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291086A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05314763A (ja) * | 1992-05-12 | 1993-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1991
- 1991-03-20 JP JP3055226A patent/JPH04291086A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05314763A (ja) * | 1992-05-12 | 1993-11-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |