JPH04291418A - 除算回路の前処理装置 - Google Patents
除算回路の前処理装置Info
- Publication number
- JPH04291418A JPH04291418A JP3078265A JP7826591A JPH04291418A JP H04291418 A JPH04291418 A JP H04291418A JP 3078265 A JP3078265 A JP 3078265A JP 7826591 A JP7826591 A JP 7826591A JP H04291418 A JPH04291418 A JP H04291418A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- divisor
- dividend
- shifter
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/535—Dividing only
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49936—Normalisation mentioned as feature only
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は除算回路の前処理装置に
係り、特に１度にｎビット（ｎ≧２）の部分商を求める
高基数除算方式を採用する除算回路の前処理装置に関す
る。
係り、特に１度にｎビット（ｎ≧２）の部分商を求める
高基数除算方式を採用する除算回路の前処理装置に関す
る。
【０００２】除算演算は大きく分けて、前処理、本処理
、後処理の３部分からなる。ここで前処理は、オペラン
ドデータを本処理が適用できる様な形に直すもので、本
処理は商及び剰余を実際に求める。本処理の出力を結果
の所定の形式にするのが後処理である。
、後処理の３部分からなる。ここで前処理は、オペラン
ドデータを本処理が適用できる様な形に直すもので、本
処理は商及び剰余を実際に求める。本処理の出力を結果
の所定の形式にするのが後処理である。
【０００３】
【従来の技術】上述した除算装置における前処理は、本
処理の方式により異なるが、本処理の方式として最も知
られているのは、部分剰余から除数を一回引いて部分商
を１ビット求め、引き算の結果あるいは元の部分剰余を
１ビットシフトしたものを新たな部分剰余とする方法で
ある（以下、これを１ビット方式と呼ぶ）。これに対し
て高基数除算方式はｎビットの部分商を一度に求めるも
のである。
処理の方式により異なるが、本処理の方式として最も知
られているのは、部分剰余から除数を一回引いて部分商
を１ビット求め、引き算の結果あるいは元の部分剰余を
１ビットシフトしたものを新たな部分剰余とする方法で
ある（以下、これを１ビット方式と呼ぶ）。これに対し
て高基数除算方式はｎビットの部分商を一度に求めるも
のである。
【０００４】ここで１ビット方式では、前処理として除
数、被除数とも最上ビットが“１”になるように正規化
シフトを行うものである。この処理は図６に示す前処理
装置により実現されている。この前処理装置は、入力さ
れる除数又は被除数を選択するセレクタ１１と、除数及
び被除数の先頭にある“０”を記載してたビットの数を
計数するゼロカウンタ１２と、計数しただけのゼロビッ
トをシフトして最上ビットが“１となるようにするシフ
タ１３とから構成され、ゼロカウンタ１２が計測し、シ
フタ１３がシフトした０表示ビット数と、正規化した除
数及び被除数とを本処理装置に出力する。
数、被除数とも最上ビットが“１”になるように正規化
シフトを行うものである。この処理は図６に示す前処理
装置により実現されている。この前処理装置は、入力さ
れる除数又は被除数を選択するセレクタ１１と、除数及
び被除数の先頭にある“０”を記載してたビットの数を
計数するゼロカウンタ１２と、計数しただけのゼロビッ
トをシフトして最上ビットが“１となるようにするシフ
タ１３とから構成され、ゼロカウンタ１２が計測し、シ
フタ１３がシフトした０表示ビット数と、正規化した除
数及び被除数とを本処理装置に出力する。
【０００５】これにより例えば“０１１１”÷“００１
１”は以下の手順で計算できる。先ず、除数Ｙ＝００１
１と被除数Ｘ＝０１１１を正規化して１１００と１１１
０とを得る。この時のシフト量をｓａＹ，ｓａＸとする
と、ｓａＹ＝２、ｓａＸ＝１となる。
１”は以下の手順で計算できる。先ず、除数Ｙ＝００１
１と被除数Ｘ＝０１１１を正規化して１１００と１１１
０とを得る。この時のシフト量をｓａＹ，ｓａＸとする
と、ｓａＹ＝２、ｓａＸ＝１となる。
【０００６】本処理装置では、図７に示すように、２進
整数として除算を行い、被除数Ｘの左ビットを第０ビッ
トとすると、商は第３ビットから（ｓａＹ−ｓａＸ＋１
）だけ、即ち本例では２ビットだけ求め、第３ビットの
左には（３−ｓａＹ＋ｓａＸ）個、即ち本例では２個の
０をつめ、商を００１０と得る。
整数として除算を行い、被除数Ｘの左ビットを第０ビッ
トとすると、商は第３ビットから（ｓａＹ−ｓａＸ＋１
）だけ、即ち本例では２ビットだけ求め、第３ビットの
左には（３−ｓａＹ＋ｓａＸ）個、即ち本例では２個の
０をつめ、商を００１０と得る。
【０００７】そして剰余は第（−ｓａＸ）ビット、本例
では第（−１）ビットから４ビット分即ち０００１とな
る。
では第（−１）ビットから４ビット分即ち０００１とな
る。
【０００８】
【発明が解決しようとする課題】ところで、上述した除
算装置における前処理装置にあっては、高基数除算を行
い、商及び剰余の両者を同時に求めたい時には不具合が
生じることがある。これは、剰余を得るためには、商の
算出を決められた桁で打ち切る必要があるが、この決め
られた桁がまとまったｎ桁中の最終桁でない桁になる場
合がある。具体的には、図８に示すように、１０１１÷
００１１を１度に２ビットずつの商を求める高基数方式
で計算してみる。（ｓａＹ−ｓａＸ＋１）＝３となるの
で、高基数方式で第３、第４ビットを同時に求めたのち
第５ビットだけを求めたいが、第５、第６ビットを同時
に求めてしまうと、第６ビットの商がたってしまう。商
だけを求めるのであれば、第６ビットを切り捨ててしま
えばよいが、剰余を求めるには、その後の第６ビットの
商の分を引きすぎているため補正を行う必要がある。
算装置における前処理装置にあっては、高基数除算を行
い、商及び剰余の両者を同時に求めたい時には不具合が
生じることがある。これは、剰余を得るためには、商の
算出を決められた桁で打ち切る必要があるが、この決め
られた桁がまとまったｎ桁中の最終桁でない桁になる場
合がある。具体的には、図８に示すように、１０１１÷
００１１を１度に２ビットずつの商を求める高基数方式
で計算してみる。（ｓａＹ−ｓａＸ＋１）＝３となるの
で、高基数方式で第３、第４ビットを同時に求めたのち
第５ビットだけを求めたいが、第５、第６ビットを同時
に求めてしまうと、第６ビットの商がたってしまう。商
だけを求めるのであれば、第６ビットを切り捨ててしま
えばよいが、剰余を求めるには、その後の第６ビットの
商の分を引きすぎているため補正を行う必要がある。
【０００９】商を第２ビットから求めるようにするとこ
の例はうまく行くようになるが、例えば、１０１１÷０
１１０を計算するときに、図９に示すように、商の算出
を第４ビットで止めたいのに第５ビットまで求めてしま
うこととなる。高基数除算においてはこのような問題が
あるため、従来では、求めるべき商のビット数をｎの倍
数に成るようにマイクロプログラムで補正してから被除
数のシフトを行うものとしている。
の例はうまく行くようになるが、例えば、１０１１÷０
１１０を計算するときに、図９に示すように、商の算出
を第４ビットで止めたいのに第５ビットまで求めてしま
うこととなる。高基数除算においてはこのような問題が
あるため、従来では、求めるべき商のビット数をｎの倍
数に成るようにマイクロプログラムで補正してから被除
数のシフトを行うものとしている。
【００１０】しかしながら、このようなマイクロプログ
ラムによる補正を行うと、その処理に数マシンサイクル
の時間がかかり除算の性能の低下をもたらしている。そ
こで、本発明は高基数除算の前処理を高速に行うことが
できる除算回路の前処理装置を提供することを目的とす
る。
ラムによる補正を行うと、その処理に数マシンサイクル
の時間がかかり除算の性能の低下をもたらしている。そ
こで、本発明は高基数除算の前処理を高速に行うことが
できる除算回路の前処理装置を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】本発明において、上記の
課題を解決するための手段は、図１に示すように、一度
にｎビット（ｎ≧２）の部分商を求める高基数除算方式
を採用する除算装置の前処理装置であって、入力された
除数及び被除数の先頭の連続する０ビットの内、ｎビッ
トを１単位とした時、連続する０ビットが何単位あるか
を計数する第１のゼロカウンタ１と、前記第１のゼロカ
ウンタ１によって除数及び被除数から求められた単位数
×ｎビットを、前記除数及び被除数についてシフトする
第１のシフタ２と、前記第１のシフタ２によってシフト
された除数の先頭の連続して０ビットを指示するビット
数を計数する第２のカウンタ３と、前記第２のカウンタ
の値を格納するラッチ４と、前記第２のカウンタ３又は
、前記ラッチ４から出力される数に応じて、前記第１の
シフタ２によってシフトされた除数又は、被除数をシフ
トする第２のシフタ５を有し、前記第２のカウンタ３で
除数の連続する０ビットを計数し、その計数値をラッチ
に格納した後に、被除数について第１のシフタから出力
されたシフトされた被除数を前記ラッチ４に格納された
値に基づき第２のシフタ５）でシフトして、除数及び被
除数を正規化し、正規化された除数及び被除数と各シフ
ト数を出力するようにしたことである。
課題を解決するための手段は、図１に示すように、一度
にｎビット（ｎ≧２）の部分商を求める高基数除算方式
を採用する除算装置の前処理装置であって、入力された
除数及び被除数の先頭の連続する０ビットの内、ｎビッ
トを１単位とした時、連続する０ビットが何単位あるか
を計数する第１のゼロカウンタ１と、前記第１のゼロカ
ウンタ１によって除数及び被除数から求められた単位数
×ｎビットを、前記除数及び被除数についてシフトする
第１のシフタ２と、前記第１のシフタ２によってシフト
された除数の先頭の連続して０ビットを指示するビット
数を計数する第２のカウンタ３と、前記第２のカウンタ
の値を格納するラッチ４と、前記第２のカウンタ３又は
、前記ラッチ４から出力される数に応じて、前記第１の
シフタ２によってシフトされた除数又は、被除数をシフ
トする第２のシフタ５を有し、前記第２のカウンタ３で
除数の連続する０ビットを計数し、その計数値をラッチ
に格納した後に、被除数について第１のシフタから出力
されたシフトされた被除数を前記ラッチ４に格納された
値に基づき第２のシフタ５）でシフトして、除数及び被
除数を正規化し、正規化された除数及び被除数と各シフ
ト数を出力するようにしたことである。
【００１２】
【作用】本発明によれば、除数及び被除数は、第１のゼ
ロカウンタにより先頭の連続する０ビットの内、ｎビッ
トを１単位とした時、連続する０ビットが何単位あるか
を計数すされて、第１のシフタによってｎビットを単位
として単位数×ｎビットを、前記除数及び被除数につい
てシフトされると共に、第１のシフタによってシフトさ
れた除数は第２のゼロカウンタによって残余の先頭０表
示ビットの数を計測され、第２のシフタによって先頭ビ
ットが１表示となるように正規化される。また、被除数
はラッチ４が格納した第２のゼロカウンタの除数の先頭
０表示ビット数、即ち、除数のシフト数だけ第２のシフ
タによってシフトされる。従って除数のシフト数と被除
数のシフト数の差は、常にｎの整数倍数となる。よって
商の桁数もｎの整数倍数となり、除算は所定の桁で終了
することができ、必要となる剰余を商と同時に得ること
ができる。
ロカウンタにより先頭の連続する０ビットの内、ｎビッ
トを１単位とした時、連続する０ビットが何単位あるか
を計数すされて、第１のシフタによってｎビットを単位
として単位数×ｎビットを、前記除数及び被除数につい
てシフトされると共に、第１のシフタによってシフトさ
れた除数は第２のゼロカウンタによって残余の先頭０表
示ビットの数を計測され、第２のシフタによって先頭ビ
ットが１表示となるように正規化される。また、被除数
はラッチ４が格納した第２のゼロカウンタの除数の先頭
０表示ビット数、即ち、除数のシフト数だけ第２のシフ
タによってシフトされる。従って除数のシフト数と被除
数のシフト数の差は、常にｎの整数倍数となる。よって
商の桁数もｎの整数倍数となり、除算は所定の桁で終了
することができ、必要となる剰余を商と同時に得ること
ができる。
【００１３】
【実施例】以下本発明に係る除算回路の前処理装置の実
施例を図面に基づいて説明する。図２乃至図５は本発明
に係る除算回路の前処理装置の実施例を示すものである
。本実施例において除算回路の前処理装置は、図３に示
すように、入力される除数及び被除数のうち一方を選択
する第１のセレクタ６と、入力された除数及び被除数の
先頭の連続する０ビットの内、ｎビットを１単位とした
時、連続する０ビットが何単位あるかを計数する第１の
ゼロカウンタ１と、この計数に基づき除数及び被除数の
ｎビット単位のシフトをおこなう第１のシフタ２と、第
１の正規化が終了した除数の先頭０指示ビット数ｂｓａ
Ｙを計数する第２のゼロカウンタ３と、このゼロカウン
タの値を格納するラッチ４と、ラッチ４の出力と、上記
第２のゼロカウンタ３の出力を選択して出力する第２の
セレクタ７と、このセレクタの出力を受け、計測した除
数のｎビット未満のシフトと、被除数の上記ラッチ４が
格納した数のシフトを行う第２のシフタ５とから成り、
正規化した被除数Ｘ及び除数Ｙと各シフト数を出力する
ものである。
施例を図面に基づいて説明する。図２乃至図５は本発明
に係る除算回路の前処理装置の実施例を示すものである
。本実施例において除算回路の前処理装置は、図３に示
すように、入力される除数及び被除数のうち一方を選択
する第１のセレクタ６と、入力された除数及び被除数の
先頭の連続する０ビットの内、ｎビットを１単位とした
時、連続する０ビットが何単位あるかを計数する第１の
ゼロカウンタ１と、この計数に基づき除数及び被除数の
ｎビット単位のシフトをおこなう第１のシフタ２と、第
１の正規化が終了した除数の先頭０指示ビット数ｂｓａ
Ｙを計数する第２のゼロカウンタ３と、このゼロカウン
タの値を格納するラッチ４と、ラッチ４の出力と、上記
第２のゼロカウンタ３の出力を選択して出力する第２の
セレクタ７と、このセレクタの出力を受け、計測した除
数のｎビット未満のシフトと、被除数の上記ラッチ４が
格納した数のシフトを行う第２のシフタ５とから成り、
正規化した被除数Ｘ及び除数Ｙと各シフト数を出力する
ものである。
【００１４】従って、本実施例によれば、例えば、００
０ ０１０ １１１ ０１０ ÷０００ ０００ ００
１ ００１ を３を基数とする高基数除算を行うときに
は、まず第１のセレクタ６が除数０００ ０００ ００
１ ００１ を選択し、第１のゼロカウンタ１に送出す
る。第１のゼロカウンタ１はｎ＝３を１単位として何単
位の０ビットが先頭からあるかをカウントしてシフト単
位量ｎｓａＹ＝２を得て、第１のシフタ２に送出する。 これば即ち、３つ連続する０ビット「０００ 」がいく
つあるかを計数するもので同様に０００ ０００ ００
１ １１１ を入力した場合にもｎｓａＹ＝２を得るも
のである。
０ ０１０ １１１ ０１０ ÷０００ ０００ ００
１ ００１ を３を基数とする高基数除算を行うときに
は、まず第１のセレクタ６が除数０００ ０００ ００
１ ００１ を選択し、第１のゼロカウンタ１に送出す
る。第１のゼロカウンタ１はｎ＝３を１単位として何単
位の０ビットが先頭からあるかをカウントしてシフト単
位量ｎｓａＹ＝２を得て、第１のシフタ２に送出する。 これば即ち、３つ連続する０ビット「０００ 」がいく
つあるかを計数するもので同様に０００ ０００ ００
１ １１１ を入力した場合にもｎｓａＹ＝２を得るも
のである。
【００１５】すると第１のシフタ２は、除数を（ｎ×ｎ
ｓａＹ）ビット、即ち３×２＝６ビットシフトして、０
０１ ００１ ０００ ０００ とし、第２のゼロカウ
ンタ３に送出する。第２のゼロカウンタでは、第１のシ
フタでシフトされた除数のゼロ表示ビットをカウントし
、シフト数２を得てラッチ４と第２のシフタ５に送出す
る。第２のシフタ５は、２ビットシフトを行い１００
１００ ０００ ０００ と第１回のシフト単位数ｎｓ
ａＹ＝２と第２回のシフト数ｂｓａＹ＝２を出力する。
ｓａＹ）ビット、即ち３×２＝６ビットシフトして、０
０１ ００１ ０００ ０００ とし、第２のゼロカウ
ンタ３に送出する。第２のゼロカウンタでは、第１のシ
フタでシフトされた除数のゼロ表示ビットをカウントし
、シフト数２を得てラッチ４と第２のシフタ５に送出す
る。第２のシフタ５は、２ビットシフトを行い１００
１００ ０００ ０００ と第１回のシフト単位数ｎｓ
ａＹ＝２と第２回のシフト数ｂｓａＹ＝２を出力する。
【００１６】次に被除数の正規化を行うため、第１のセ
レクタ６は、被除数０００ ０１０ １１１ ０１０
を選択して、第１のゼロカウンタ１に入力する第１のゼ
ロカウンタ１はｎ＝３を１単位としてシフト単位数をカ
ウントしてシフト単位数ｎｓａＸ＝１を得て、第１のシ
フタ２に送出する。すると第１のシフタ２は、被除数を
３ビットシフトして、００１ ００１ ０００ ０００
とし、第２のゼロカウンタ３に送出する。この時第２
のセレクタ７はラッチ４を選択しておりシフト数２を得
てラッチ４と第２のシフタ５に送出する。第２のシフタ
５は、２ビットシフトを行い被除数０１ ０１１ １０
１ ００００００と第１回のシフト単位数ｎｓａＸ＝１
を出力する。
レクタ６は、被除数０００ ０１０ １１１ ０１０
を選択して、第１のゼロカウンタ１に入力する第１のゼ
ロカウンタ１はｎ＝３を１単位としてシフト単位数をカ
ウントしてシフト単位数ｎｓａＸ＝１を得て、第１のシ
フタ２に送出する。すると第１のシフタ２は、被除数を
３ビットシフトして、００１ ００１ ０００ ０００
とし、第２のゼロカウンタ３に送出する。この時第２
のセレクタ７はラッチ４を選択しておりシフト数２を得
てラッチ４と第２のシフタ５に送出する。第２のシフタ
５は、２ビットシフトを行い被除数０１ ０１１ １０
１ ００００００と第１回のシフト単位数ｎｓａＸ＝１
を出力する。
【００１７】このように本実施例によれば除数と、被除
数のシフト数の差は８−５＝３と３の倍数になっている
。この関係は常に成立し、演算された商のビット数が３
の倍数となり、所定の桁で除算を停止でき、正しい剰余
を得ることができる。即ち、除数は（３×ｌ＋ｍ）ビッ
トシフトされ、また被除数は（３×ｌ’＋ｍ）ビットシ
フトされるから（ｌ，ｌ’は第１のシフタでのシフト単
位数を示し、ｍは第２のシフタでのシフト数を示し、ｌ
，ｌ’，ｍは整数）シフト数の差は（３×ｌ＋ｍ）−（
３×ｌ’＋ｍ）＝３（ｌ−ｌ’）となり、本例の基数ｎ
＝３の倍数となる。
数のシフト数の差は８−５＝３と３の倍数になっている
。この関係は常に成立し、演算された商のビット数が３
の倍数となり、所定の桁で除算を停止でき、正しい剰余
を得ることができる。即ち、除数は（３×ｌ＋ｍ）ビッ
トシフトされ、また被除数は（３×ｌ’＋ｍ）ビットシ
フトされるから（ｌ，ｌ’は第１のシフタでのシフト単
位数を示し、ｍは第２のシフタでのシフト数を示し、ｌ
，ｌ’，ｍは整数）シフト数の差は（３×ｌ＋ｍ）−（
３×ｌ’＋ｍ）＝３（ｌ−ｌ’）となり、本例の基数ｎ
＝３の倍数となる。
【００１８】次に本実施例に係る除算回路の前処理装置
を使用した除算回路の例を説明する。前処理装置は上述
したもの同一であるのでその説明は省略する。図３は上
述した除算回路の前処理装置を使用した除算装置を示す
ものである。図において２１は第１のゼロカウンタ１が
カウントした被除数の第１のシフト量ｎｓａＸを格納す
るラッチ、２２は除数の第１のシフト量ｎｓａＹを格納
するラッチ、２３は被除数及び除数の２回めのシフト数
ｂｓａＹを格納するラッチ、２４は正規化された除数を
格納するＹレジスタ、２５は正規化された被除数を格納
するＸレジスタを示している。また２６はｎｓａＸ−ｎ
ｓａＹを計算する減算器、２７は商及び剰余を算出する
本処理装置、２８は本処理装置２７が算出した商を格納
する商レジスタ、２９は商レジスタの格納した商を上記
減算器の値に基づいて右シフトする右シフタ、３０はＸ
レジスタに格納した剰余をｎｓａＸ及びｂｓａＹの値に
基づいて右シフトする右シフタ、３１はＸレジスタへ本
処理装置からの剰余を格納するための第３のセレクタで
ある。
を使用した除算回路の例を説明する。前処理装置は上述
したもの同一であるのでその説明は省略する。図３は上
述した除算回路の前処理装置を使用した除算装置を示す
ものである。図において２１は第１のゼロカウンタ１が
カウントした被除数の第１のシフト量ｎｓａＸを格納す
るラッチ、２２は除数の第１のシフト量ｎｓａＹを格納
するラッチ、２３は被除数及び除数の２回めのシフト数
ｂｓａＹを格納するラッチ、２４は正規化された除数を
格納するＹレジスタ、２５は正規化された被除数を格納
するＸレジスタを示している。また２６はｎｓａＸ−ｎ
ｓａＹを計算する減算器、２７は商及び剰余を算出する
本処理装置、２８は本処理装置２７が算出した商を格納
する商レジスタ、２９は商レジスタの格納した商を上記
減算器の値に基づいて右シフトする右シフタ、３０はＸ
レジスタに格納した剰余をｎｓａＸ及びｂｓａＹの値に
基づいて右シフトする右シフタ、３１はＸレジスタへ本
処理装置からの剰余を格納するための第３のセレクタで
ある。
【００１９】各ラッチ２１，２２，２３及びレジスタ２
４、２５がｎｓａＸ、ｎｓａＹ、ｂｓａＹ，Ｘ及びＹを
格納すると、減算器２６により、ｎｓａＹ−ｎｓａＸを
計算することにより、商算出のための繰り返し回数ｎｓ
ａＸ−ｎｓａＹ＋１を定める。これにより、本処理装置
は計算を行い、各処理毎に商と中間剰余が求まりそれぞ
れ商レジスタ２８とＸレジスタ２５に格納され、所定回
数が終了した後、商が商レジスタ２８に剰余がＸレジス
タ２５に格納されていることとなる。
４、２５がｎｓａＸ、ｎｓａＹ、ｂｓａＹ，Ｘ及びＹを
格納すると、減算器２６により、ｎｓａＹ−ｎｓａＸを
計算することにより、商算出のための繰り返し回数ｎｓ
ａＸ−ｎｓａＹ＋１を定める。これにより、本処理装置
は計算を行い、各処理毎に商と中間剰余が求まりそれぞ
れ商レジスタ２８とＸレジスタ２５に格納され、所定回
数が終了した後、商が商レジスタ２８に剰余がＸレジス
タ２５に格納されていることとなる。
【００２０】この商と剰余は正規化された被除数及び除
数に対するものであるため、これを各右シフタ２９，３
０により、商を〔ｎ×（ｎｓａＸ−ｎｓａＹ）＋ａ〕ビ
ット、剰余を（ｎ×ｎｓａＸ＋ｂｓａＹ＋ｂ）ビット右
シフトして商と剰余を得ることができる。尚、ａ，ｂは
除数と被除数の位取り及びその他の条件により定まる定
数である。
数に対するものであるため、これを各右シフタ２９，３
０により、商を〔ｎ×（ｎｓａＸ−ｎｓａＹ）＋ａ〕ビ
ット、剰余を（ｎ×ｎｓａＸ＋ｂｓａＹ＋ｂ）ビット右
シフトして商と剰余を得ることができる。尚、ａ，ｂは
除数と被除数の位取り及びその他の条件により定まる定
数である。
【００２１】次にｎ＝２として、具体的な計算について
説明する。図４に示すように、１０１１÷００１１を計
算するとき除数の第１のシフト数ｎｓａＹ＝１、除数の
第１のシフト数ｎｓａＸ＝０、除数の第２シフト数ｂｓ
ａＹ＝０であるから、演算回数ｎｓａＹ−ｎｓａＸ＋１
は２となり、また商数は００１１、余りは００１０とな
る。また同様に、１０１１÷０１１０は、図５に示すよ
うに、除数の第１のシフト数ｎｓａＹ＝０、被除数の第
１のシフト数ｎｓａＸ＝０、被除数の第２シフト数ｂｓ
Ｙ＝１であるから、演算回数ｎｓａＹ−ｎｓａＸ＋１は
１となり、また商は０で０００１、余りは０１０１とな
る。
説明する。図４に示すように、１０１１÷００１１を計
算するとき除数の第１のシフト数ｎｓａＹ＝１、除数の
第１のシフト数ｎｓａＸ＝０、除数の第２シフト数ｂｓ
ａＹ＝０であるから、演算回数ｎｓａＹ−ｎｓａＸ＋１
は２となり、また商数は００１１、余りは００１０とな
る。また同様に、１０１１÷０１１０は、図５に示すよ
うに、除数の第１のシフト数ｎｓａＹ＝０、被除数の第
１のシフト数ｎｓａＸ＝０、被除数の第２シフト数ｂｓ
Ｙ＝１であるから、演算回数ｎｓａＹ−ｎｓａＸ＋１は
１となり、また商は０で０００１、余りは０１０１とな
る。
【００２２】従って、本実施例によれば、除数のシフト
数と被除数のシフト数の差は、常にｎの整数倍数となり
。商の桁数もｎの整数倍数となり、除算は所定の桁で終
了することができ、必要となる剰余を商と同時に得るこ
とができる。
数と被除数のシフト数の差は、常にｎの整数倍数となり
。商の桁数もｎの整数倍数となり、除算は所定の桁で終
了することができ、必要となる剰余を商と同時に得るこ
とができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
除数及び被除数は、第１のゼロカウンタによりｎビット
を１単位として先頭０表示ビットのビット数を計測して
、第１のシフタによってｎビットを単位としてシフトさ
れると共に、第１のシフタによってシフトされた除数は
第２のゼロカウンタによって残余の先頭０表示ビットの
数を計測され、第２のシフタによって先頭ビットが１表
示となるように正規化されまた、被除数はラッチが格納
した第２のゼロカウンタの除数の先頭０表示ビット数、
即ち、除数のシフト数だけ第２のシフタによってシフト
される。従って除数のシフト数と被除数のシフト数の差
は、常にｎの整数倍数となり商の桁数もｎの整数倍数と
なり、除算は所定の桁で終了することができ、必要とな
る剰余を商と同時に得ることができる。そしてこの除算
回路の前処理装置はハードウエアで実現しているから除
算処理を高速に行うことができることとなり、計算機全
体の性能の向上させることができるという効果を奏する
。
除数及び被除数は、第１のゼロカウンタによりｎビット
を１単位として先頭０表示ビットのビット数を計測して
、第１のシフタによってｎビットを単位としてシフトさ
れると共に、第１のシフタによってシフトされた除数は
第２のゼロカウンタによって残余の先頭０表示ビットの
数を計測され、第２のシフタによって先頭ビットが１表
示となるように正規化されまた、被除数はラッチが格納
した第２のゼロカウンタの除数の先頭０表示ビット数、
即ち、除数のシフト数だけ第２のシフタによってシフト
される。従って除数のシフト数と被除数のシフト数の差
は、常にｎの整数倍数となり商の桁数もｎの整数倍数と
なり、除算は所定の桁で終了することができ、必要とな
る剰余を商と同時に得ることができる。そしてこの除算
回路の前処理装置はハードウエアで実現しているから除
算処理を高速に行うことができることとなり、計算機全
体の性能の向上させることができるという効果を奏する
。
【図１】本発明の原理を示す図である。
【図２】本発明に係る除算回路の前処理装置の実施例を
示す図である。
示す図である。
【図３】本発明に係る除算回路の前処理装置を使用した
除算装置を示す図である。
除算装置を示す図である。
【図４】実施例に係る除算回路の前処理装置の作動を示
す図である。
す図である。
【図５】実施例に係る除算回路の前処理装置の作動を示
す図である。
す図である。
【図６】従来の除算回路の前処理装置を示す図である。
【図７】従来の除算回路の前処理装置の作動を示す図で
ある。
ある。
【図８】従来の除算回路の前処理装置の作動を示す図で
ある。
ある。
【図９】従来の除算回路の前処理装置の作動を示す図で
ある。
ある。
１ 第１のゼロカウンタ
２ 第１のシフタ
３ 第２のゼロカウンタ
４ ラッチ
５ 第２のシフタ
Claims (1)
- 【請求項１】一度にｎビット（ｎ≧２）の部分商を求め
る高基数除算方式を採用する除算装置の前処理装置であ
って、入力された除数及び被除数の先頭の連続する０ビ
ットの内、ｎビットを１単位とした時、連続する０ビッ
トが何単位あるかを計数する第１のゼロカウンタ（１）
と、前記第１のゼロカウンタ（１）によって除数及び被
除数から求められた単位数×ｎビットを、前記除数及び
被除数についてシフトする第１のシフタ（２）と、前記
第１のシフタ（２）によってシフトされた除数の先頭の
連続して０ビットを指示するビット数を計数する第２の
カウンタ（３）と、前記第２のカウンタの値を格納する
ラッチ（４）と、前記第２のカウンタ（３）又は、前記
ラッチ（４）から出力される数に応じて、前記第１のシ
フタ（２）によってシフトされた除数又は、被除数をシ
フトする第２のシフタ（５）を有し、前記第２のカウン
タ（３）で除数の連続する０ビットを計数し、その計数
値をラッチに格納した後に、被除数について第１のシフ
タから出力されたシフトされた被除数を前記ラッチ（４
）に格納された値に基づき第２のシフタ（５）でシフト
して、除数及び被除数を正規化し、正規化された除数及
び被除数と各シフト数を出力することを特徴とする除算
回路の前処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078265A JP2502836B2 (ja) | 1991-03-19 | 1991-03-19 | 除算回路の前処理装置 |
| DE69228400T DE69228400T2 (de) | 1991-03-19 | 1992-03-19 | Vorprozessor für Dividierer unter Verwendung eines Divisionssystems mit hoher Grundzahl |
| EP92302363A EP0505175B1 (en) | 1991-03-19 | 1992-03-19 | Preprocessor of a division device employing a high radix division system |
| US08/071,341 US5339267A (en) | 1991-03-19 | 1993-06-02 | Preprocessor of division device employing high radix division system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3078265A JP2502836B2 (ja) | 1991-03-19 | 1991-03-19 | 除算回路の前処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04291418A true JPH04291418A (ja) | 1992-10-15 |
| JP2502836B2 JP2502836B2 (ja) | 1996-05-29 |
Family
ID=13657154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3078265A Expired - Fee Related JP2502836B2 (ja) | 1991-03-19 | 1991-03-19 | 除算回路の前処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5339267A (ja) |
| EP (1) | EP0505175B1 (ja) |
| JP (1) | JP2502836B2 (ja) |
| DE (1) | DE69228400T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004755A (ja) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | ３次元コンピュータグラフィックスシステムの除算ユニット |
| EP2280340A1 (en) | 2009-07-21 | 2011-02-02 | Fujitsu Limited | Processor, control method of processor, and computer readable storage medium storing processing program |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2846816B2 (ja) * | 1994-09-13 | 1999-01-13 | 三洋電機株式会社 | ディジタル信号処理装置 |
| DE69529047D1 (de) * | 1994-10-05 | 2003-01-16 | Ibm | Festkomma-Dividiervorrichtung ohne Rückstellung |
| US5696713A (en) * | 1995-08-21 | 1997-12-09 | International Business Machines Corporation | Method for faster division by known divisor while maintaining desired accuracy |
| US5825681A (en) * | 1996-01-24 | 1998-10-20 | Alliance Semiconductor Corporation | Divider/multiplier circuit having high precision mode |
| US20040249877A1 (en) * | 2003-06-05 | 2004-12-09 | International Business Machines Corporation | Fast integer division with minimum number of iterations in substraction-based hardware divide processor |
| US7539720B2 (en) * | 2004-12-15 | 2009-05-26 | Sun Microsystems, Inc. | Low latency integer divider and integration with floating point divider and method |
| US8452831B2 (en) * | 2009-03-31 | 2013-05-28 | Oracle America, Inc. | Apparatus and method for implementing hardware support for denormalized operands for floating-point divide operations |
| US9086890B2 (en) | 2012-01-06 | 2015-07-21 | Oracle International Corporation | Division unit with normalization circuit and plural divide engines for receiving instructions when divide engine availability is indicated |
| US20160034256A1 (en) * | 2014-08-01 | 2016-02-04 | Imagination Technologies, Limited | Fast integer division |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1231455A (en) * | 1984-04-09 | 1988-01-12 | Masayuki Ikeda | Nonrestoring divider |
| JPH0831029B2 (ja) * | 1989-07-11 | 1996-03-27 | 日本電気株式会社 | 除算用近似逆数生成装置 |
-
1991
- 1991-03-19 JP JP3078265A patent/JP2502836B2/ja not_active Expired - Fee Related
-
1992
- 1992-03-19 DE DE69228400T patent/DE69228400T2/de not_active Expired - Fee Related
- 1992-03-19 EP EP92302363A patent/EP0505175B1/en not_active Expired - Lifetime
-
1993
- 1993-06-02 US US08/071,341 patent/US5339267A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005004755A (ja) * | 2003-06-10 | 2005-01-06 | Korea Advanced Inst Of Science & Technology | ３次元コンピュータグラフィックスシステムの除算ユニット |
| EP2280340A1 (en) | 2009-07-21 | 2011-02-02 | Fujitsu Limited | Processor, control method of processor, and computer readable storage medium storing processing program |
| US9009209B2 (en) | 2009-07-21 | 2015-04-14 | Fujitsu Limited | Processor, control method of processor, and computer readable storage medium storing processing program for division operation |
Also Published As
| Publication number | Publication date |
|---|---|
| US5339267A (en) | 1994-08-16 |
| EP0505175A2 (en) | 1992-09-23 |
| JP2502836B2 (ja) | 1996-05-29 |
| DE69228400D1 (de) | 1999-03-25 |
| DE69228400T2 (de) | 1999-06-24 |
| EP0505175B1 (en) | 1999-02-10 |
| EP0505175A3 (en) | 1993-02-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5305248A (en) | Fast IEEE double precision reciprocals and square roots | |
| JPH0612229A (ja) | 乗累算回路 | |
| JP3418460B2 (ja) | 倍精度除算回路および方法 | |
| JP3736741B2 (ja) | データ演算処理装置 | |
| JPH04291418A (ja) | 除算回路の前処理装置 | |
| JPWO1999066423A1 (ja) | データ演算処理装置 | |
| US20090164544A1 (en) | Dynamic range enhancement for arithmetic calculations in real-time control systems using fixed point hardware | |
| RU2069009C1 (ru) | Суммирующее устройство | |
| US4692891A (en) | Coded decimal non-restoring divider | |
| US7149765B2 (en) | Apparatus and method for precision binary numbers and numerical operations | |
| US20060129625A1 (en) | Low latency integer divider and integration with floating point divider and method | |
| JP3613466B2 (ja) | データ演算処理装置及びデータ演算処理プログラム | |
| JPS60167030A (ja) | シフトフラグ生成方式及びシフトフラグ生成回路 | |
| JP2508286B2 (ja) | 平方根演算装置 | |
| JP2591250B2 (ja) | データ処理装置 | |
| JPS59136849A (ja) | 除算装置 | |
| KR20240029249A (ko) | 연산 에러를 정정할 수 있는 곱셈 및 누산 연산기 | |
| JPH05165605A (ja) | 浮動小数点乗算器及び乗算方法 | |
| KR940008610B1 (ko) | 고속 수렴 인자 결정 방법 및 프로세서 | |
| JP3522387B2 (ja) | パイプライン演算装置 | |
| JP2650209B2 (ja) | 乗算装置 | |
| JPH01233520A (ja) | 高基数非回復型除算装置 | |
| JPH01304535A (ja) | 除算装置 | |
| JPS59160235A (ja) | 除算装置 | |
| JPS6129020B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19960123 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080313 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090313 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100313 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |