JPH0429143B2

JPH0429143B2 -

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Publication number: JPH0429143B2
Application number: JP3636882A
Authority: JP
Priority date: 1982-03-10
Filing date: 1982-03-10
Publication date: 1992-05-18
Also published as: JPS58155573A

Description

【発明の詳細な説明】本発明は信号再生装置において、信号再生速度
をスムースに目標速度にするための再生速度制御
装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a playback speed control device for smoothly adjusting the signal playback speed to a target speed in a signal playback device.

デイスクやテープのような記録媒体に情報を記
録する場合、一般には同期信号を付加し、再生時
にこの同期信号を検出し、この同期周期が一定に
なるようにして再生速度を制御している。この例
として、第１図にPCMデイスク再生装置の再生
速度制御回路のブロツク図を示す。第１図におい
て、１はモータ、２はデイスク、３はピツクアツ
プ（以下PUという。）、４はPU３で拾い出した信
号の中から同期信号を検出する同期信号検出回
路、５はもう一つの再生速度検出回路である。こ
こで、再生速度検出回路５は装置の再生速度が同
期信号検出回路４の検出範囲を越えている場合に
用いるものでP.U３で取り出した信号中の特有の
信号たとえば最長パルスを検出し、正常動作時の
同期信号周期／最長パルス巾、の比で決まる倍数
Ｎでこの検出パルス巾をＮ倍することにより同期
信号周期を予測する速度検出回路である。６は切
り換え回路、７は切り換え制御回路、８は周波数
電圧変換回路（以下、−Ｖ変換器という）で、
定電流源１６、遅延回路９、パルス発生回路１
０，１１、積分用容量１２、スイツチ１４，１７
およびホールド容量１３から構成されている。１
５はモータ１のドライブ回路である。 When recording information on a recording medium such as a disk or tape, a synchronization signal is generally added, this synchronization signal is detected during playback, and the playback speed is controlled so that the synchronization period is constant. As an example of this, FIG. 1 shows a block diagram of a playback speed control circuit of a PCM disk playback device. In Fig. 1, 1 is a motor, 2 is a disk, 3 is a pickup (hereinafter referred to as PU), 4 is a synchronous signal detection circuit that detects a synchronous signal from among the signals picked up by PU 3, and 5 is another playback circuit. This is a speed detection circuit. Here, the playback speed detection circuit 5 is used when the playback speed of the device exceeds the detection range of the synchronization signal detection circuit 4, and detects a unique signal, such as the longest pulse, in the signal extracted by the P.U. This is a speed detection circuit that predicts the synchronization signal period by multiplying the detected pulse width by a factor N determined by the ratio of synchronization signal period during normal operation/longest pulse width. 6 is a switching circuit, 7 is a switching control circuit, 8 is a frequency-voltage conversion circuit (hereinafter referred to as a -V converter),
Constant current source 16, delay circuit 9, pulse generation circuit 1
0, 11, integral capacity 12, switch 14, 17
and a hold capacitor 13. 1
5 is a drive circuit for the motor 1.

以下第１図の動作を第２図に示すタイムチヤー
トをもちいて説明する。 The operation shown in FIG. 1 will be explained below using the time chart shown in FIG. 2.

PU３でデイスク２より取り出された信号○イの
再生速度は同期信号検出回路４および再生速度検
出回路５で、それぞれ同期信号及び速度に対応す
る周期の信号として検出される。 The playback speed of the signal ◯B taken out from the disk 2 by the PU 3 is detected by a synchronization signal detection circuit 4 and a playback speed detection circuit 5 as a signal with a period corresponding to the synchronization signal and the speed, respectively.

起動時等、再生速度が所定の速度と大きく異な
る場合には、再生速度検出回路５の出力○ハを−
Ｖ変換器８に入力するように切り換え制御回路７
および切り換え回路６は動作する。 When the playback speed is significantly different from the predetermined speed, such as when starting up, the output of the playback speed detection circuit 5 is set to -
Switching control circuit 7 to input to V converter 8
And the switching circuit 6 operates.

切り換え回路６の出力○ホは遅延回路９、パルス
発生回路１０を経てスイツチ回路１７及びパルス
発生回路１１を経てスイツチ回路１４に導かれ、
スイツチ回路１７，１４をそれぞれON／OFFす
る。パルス発生回路１１は○ホの立上り点A₁で短
かいパルス○トを発生し、このときスイツチ回路１
４を閉じてコンデンサ１３にコンデンサ１２の電
圧を加える。○トのパルスが終了するとコンデンサ
１３の電圧はホールドされる。一方遅延回路９を
経たパルス発生回路１０の出力パルスは、A₁よ
り遅れたB₁点で発生し、スイツチ１７をONす
る。このときにはコンデンサ１２の電荷は放電さ
れ○チの電圧は０となる。パルス発生器１０のパル
スが終了すると電流源１６からコンデンサ１２に
電流が積分され、次のパルスがくるまで○チの電圧
は上昇する。次にパルス発生回路１１でA₂の点
に発生するパルスによつて、コンデンサ１３はコ
ンデンサ１２の電圧がサンプリングされ、ホール
ドされる。 The output of the switching circuit 6 is led to the switch circuit 14 via the delay circuit 9, the pulse generation circuit 10, the switch circuit 17 and the pulse generation circuit 11,
Switch circuits 17 and 14 are turned on and off, respectively. The pulse generating circuit 11 generates a short pulse ○ at the rising point _A1 of ○, and at this time the switch circuit 1
4 is closed and the voltage of capacitor 12 is applied to capacitor 13. When the pulse of ○ ends, the voltage of the capacitor 13 is held. On the other hand, the output pulse of the pulse generating circuit 10 which has passed through the delay circuit 9 is generated at point _B1 , which is delayed from _A1 , and turns on the switch 17. At this time, the charge in the capacitor 12 is discharged and the voltage at ○chi becomes zero. When the pulse from the pulse generator 10 ends, the current from the current source 16 is integrated into the capacitor 12, and the voltage at ○chi increases until the next pulse comes. Next, the voltage of the capacitor 12 is sampled and held in the capacitor 13 by the pulse generated at the point _A2 by the pulse generating circuit 11.

ところで再生速度が同期信号検出回路４の検出
範囲内に入ると、切り換え制御回路７は切り換え
回路６を駆動して速度信号を同期信号検出回路４
の出力○ロ側に切り換え、同期信号をもとにした速
度制御をおこなう。 By the way, when the playback speed falls within the detection range of the synchronization signal detection circuit 4, the switching control circuit 7 drives the switching circuit 6 to transfer the speed signal to the synchronization signal detection circuit 4.
Switch the output to the ○ side and perform speed control based on the synchronization signal.

従つて切り換え回路６の出力○ホには同期信号周
期T₁、速度信号検出器５の出力信号周期T₂とは
異なる時間間隔T₃でＣ点にパルスを生ずる。す
なわちスキユーを発生する。従つてA₃の点でコ
ンデンサ１３にサンプリングとホールドが行なわ
れ、○リの制御電圧は著しく変動することとなり、
スムースな速度制御を困難なものとしている。 Therefore, the output ◯ of the switching circuit 6 generates a pulse at point C at a synchronizing signal period T ₁ and at a time interval T ₃ different from the output signal period T ₂ of the speed signal detector 5. In other words, skew occurs. Therefore, sampling and holding are performed on the capacitor 13 at point _A3 , and the control voltage at ○ri fluctuates significantly.
This makes smooth speed control difficult.

本発明の目的は、上記した従来技術の欠点をな
くし、スキユーによる外乱の影響を受けない再生
速度制御回路を提供することにある。 SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-described drawbacks of the prior art and to provide a reproduction speed control circuit that is not affected by disturbances due to skew.

このため本発明は、スキユー発生区間では再生
速度検出回路の出力を取り込まず、スキユー発生
前に取り込んだ信号で再生速度を制御するように
したことにある。 Therefore, in the present invention, the output of the playback speed detection circuit is not taken in during the skew occurrence section, and the playback speed is controlled by the signal taken in before the skew occurs.

第３図は本発明による一実施例を示す。第３図
において、第１図と同一符号は同一機能を有す
る。第３図において、２１はゲート回路、２０は
時限回路である。 FIG. 3 shows an embodiment according to the invention. In FIG. 3, the same symbols as in FIG. 1 have the same functions. In FIG. 3, 21 is a gate circuit, and 20 is a timer circuit.

また第４図は第３図の動作を説明するタイムチ
ヤートである。 Further, FIG. 4 is a time chart explaining the operation of FIG. 3.

本発明では切り換え制御回路７の出力で、時限
回路２０をトリガし、この時限回路２０の出力に
より−Ｖ変換器８のサンプルホールド用スイツ
チ１４のON／OFFパルスを一定期間ゲートする
ことにより、スキユー区間に新たなホールド値を
取り込まず、スキユー前の値を保持しつづけるよ
うにしている点が従来例と異なる。 In the present invention, the output of the switching control circuit 7 triggers the timer circuit 20, and the output of the timer circuit 20 gates the ON/OFF pulse of the sample-and-hold switch 14 of the -V converter 8 for a certain period of time. This differs from the conventional example in that a new hold value is not taken into the interval, and the value before the skew is continued to be held.

次に第３図及び第４図を用いて本発明を説明す
る。時限回路２０は切り換え制御回路７の出力で
駆動され、第４図○ニのＥ点からＦ点までその出力
○ヌを“Low”レベルとする。AND回路２１は切
り換え回路６の出力○ホと時限回路２０の出力○ヌを
入力とするので、EF間ではAND回路２１の出力
○ルには○ホのＣのパルスを通さず、パルス発生回路
１１の入力がなくなるため、スイツチ回路１４は
OFFされたままとなり、コンデンサ１３の電圧
は切り換え前の電圧値がホールドされ○リ制御電圧
には変動を生じない。したがつてモータ１はスム
ースに速度制御の切り換えを行なえる。 Next, the present invention will be explained using FIGS. 3 and 4. The time limit circuit 20 is driven by the output of the switching control circuit 7, and keeps its output ○nu at the "Low" level from point E to point F in ○d in FIG. Since the AND circuit 21 inputs the output ○ho of the switching circuit 6 and the output ○nu of the time limit circuit 20, the pulse of C of ○ho is not passed through the output ○ru of the AND circuit 21 between EF and the pulse generating circuit Since the input of 11 disappears, the switch circuit 14 becomes
It remains OFF, and the voltage of the capacitor 13 is held at the voltage value before switching, and no fluctuation occurs in the control voltage. Therefore, the motor 1 can smoothly switch speed control.

第５図は−Ｖ変換器８をデイジタル回路で構
成した場合の他の実施例である。本実施例では速
度検出信号のパルス間隔を計数し、計数値に比例
した電圧に変換して速度制御を行なうものであ
り、スキユー区間ではこの計数値を一時記憶（ラ
ツチ）させて、前計数データをホールドさせるこ
とにより、スキユー時の制御の乱れの解決を図つ
ている。 FIG. 5 shows another embodiment in which the -V converter 8 is constructed from a digital circuit. In this embodiment, speed control is performed by counting the pulse interval of the speed detection signal and converting it into a voltage proportional to the counted value. In the skew section, this counted value is temporarily stored (latched) and used as the previous counted data. By holding this, we are trying to solve the control disturbance during skew.

ここで第３図と同一符号は同一機能を果たす。 Here, the same reference numerals as in FIG. 3 serve the same functions.

次に第６図に示すタイムチヤートをもとに第５
図の動作を説明する。 Next, based on the time chart shown in Figure 6,
The operation of the diagram will be explained.

３０はパルス発生回路で、切り換え制御回路７
の出力○ニの変化によりパルスを発生する。３１，
３２は共に遅延したパルスを発生するパルス発生
回路である。切り換え回路６の出力○ホを入力とし
て、パルス発生回路３１はt₁遅れてパルス信号○ヨ
を、パルス発生回路３２はt₂遅れてパルス信号○カ
を発生する。３３はゲート、３４はＤ型フリツプ
フロツプで、パルス発生回路３０をリセツト信号
に、切換え回路６の出力○ホをクロツク信号にし
て、切り換え回路６が同期信号検出回路４側に切
り換えられると一定期間ゲート３３を開く。３５
はパルス発生回路３１のパルス幅区間の長さをカ
ウントするカウンタ、３６はカウンタ３５のデー
タを記憶するラツチ、３７はデイジタル信号をア
ナログ信号にするＤ／Ａ変換器、３８は基準発振
源である。 30 is a pulse generation circuit, and a switching control circuit 7
Pulses are generated by changes in the output ○D. 31,
32 is a pulse generating circuit that generates delayed pulses. Using the output ○H of the switching circuit 6 as an input, the pulse generation circuit 31 generates a pulse signal ○Y with a delay of t ₁ , and the pulse generation circuit 32 generates a pulse signal ○K with a delay of t ₂ . 33 is a gate, and 34 is a D-type flip-flop.The pulse generation circuit 30 is used as a reset signal, and the output of the switching circuit 6 is used as a clock signal.When the switching circuit 6 is switched to the synchronous signal detection circuit 4 side, the gate is activated for a certain period of time. Open 33. 35
36 is a latch that stores the data of the counter 35; 37 is a D/A converter that converts a digital signal into an analog signal; and 38 is a reference oscillation source. .

切り換え回路６の出力○ホは、パルス発生回路３
１に入力され、ここでt₁遅延したカウンタ３５の
リセツト信号○ヨとなる。カウンタ３５は基準発振
源３８のクロツクを入力として、リセツト信号○ヨ
の間隔を計数する。パルス発生回路３２はゲート
３３を通過した信号○ワよりt₂遅延したラツチクロ
ツク信号○カを発生する。ラツチ３６はこのラツチ
クロツク○カによりカウンタ３５の内容を一時記憶
する。ここでラツチ回路３６に一時記憶された計
数値は、パルス発生回路３１の入力○ホのパルス間
隔、すなわち速度検出信号のパルス間隔を計数し
たものである。この計数値をＤ／Ａ変換器３７に
よりアナログ電圧に変換して、モータ１の回転数
を制御する。 The output of the switching circuit 6 is the output of the pulse generation circuit 3.
1 and becomes the reset signal of the counter 35 delayed by _t1 . The counter 35 receives the clock of the reference oscillation source 38 and counts the interval between the reset signals ○ and y. The pulse generating circuit 32 generates a latch clock signal ○ which is delayed by t ₂ from the signal ○ which has passed through the gate 33 . The latch 36 temporarily stores the contents of the counter 35 by means of the latch clock. The count value temporarily stored in the latch circuit 36 is a count of the pulse interval of the input ◯◯ of the pulse generating circuit 31, that is, the pulse interval of the speed detection signal. This count value is converted into an analog voltage by the D/A converter 37 to control the rotation speed of the motor 1.

以上が−Ｖ変換器をデイジタル回路で構成し
た時の動作である。 The above is the operation when the -V converter is configured with a digital circuit.

切り換え回路６が同期信号検出回路４側に切り
換わると、切り換え回路出力○ホにはスキユー（Ｅ
−Ｆ区間）が発生する。 When the switching circuit 6 switches to the synchronization signal detection circuit 4 side, the switching circuit output ○ho has a skew (E
-F section) occurs.

本発明では切り換え時パルス発生回路３０によ
りリセツト信号○ルを発生させる。 In the present invention, the reset signal ○ is generated by the pulse generating circuit 30 at the time of switching.

このリセツト信号○ルおよび切り換え回路出力○ホ
によりＤ型フリツプフロツプ３４を動作させ、一
定区間ゲート３３を開く（○ヲ）。この結果ラツチ
クロツク○カをつくるパルス発生器３２の入力○ワは
切り換え後一定期間入力をゲートされラツチクロ
ツクが生じない。 The D-type flip-flop 34 is operated by the reset signal ○ and the switching circuit output ○, and the gate 33 is opened for a certain period (○). As a result, the input ○ of the pulse generator 32 which produces the latch clock is gated for a certain period of time after switching, and no latch clock is generated.

この様子を示したものがラツチクロツク○カで切
り換え回路出力○ホよりt₂遅れて→→→と
ラツチクロツクを発生するが、切り換え後ゲート
信号○ヲにより入力が断たれ、ではラツチクロツ
クが生じない。ラツチ３６はスキユー区間のデー
タを取り込むことがなく前の値をホールドする。
この結果、Ｄ／Ａ変換器３７の出力には変動が生
じず、モータ１の速度制御もスムーズに行なえ
る。 This situation is shown by the latch clock ○, which generates a latch clock →→→ with a delay of t ₂ from the switching circuit output ○ho, but after switching, the input is cut off by the gate signal ○wo, and no latch clock is generated. The latch 36 holds the previous value without capturing data in the skew section.
As a result, the output of the D/A converter 37 does not fluctuate, and the speed of the motor 1 can be controlled smoothly.

第７図は同期信号検出回路４の出力○ロの間隔を
計数する計数回路４０′と再生速度検出回路５の
出力○ハの間隔を計数する計数回路４０を２系統設
け、計数回路の出力，を切り換えてモータ１
を制御する本発明の他の実施例である。 In FIG. 7, two systems are provided, including a counting circuit 40' that counts the interval between the outputs of the synchronizing signal detection circuit 4 and a counting circuit 40 that counts the intervals of the output of the playback speed detection circuit 5. Switch motor 1
This is another embodiment of the present invention for controlling.

第７図において、第３図，第５図と同一符号は
同一機能を有する。 In FIG. 7, the same symbols as in FIGS. 3 and 5 have the same functions.

以下第８図に示すタイムチヤートをもとに第７
図の動作を説明する。 7 based on the time chart shown in Figure 8 below.
The operation of the diagram will be explained.

計数回路４０，４０′はそれぞれパルス発生回
路３１，３２、カウンタ３５、ラツチ３６から構
成されておりパルス入力○ロ，○ハのパルス幅をカウ
ンタ３５で計数しその値をラツチするものであ
る。 Counting circuits 40 and 40' each consist of pulse generating circuits 31 and 32, a counter 35, and a latch 36, and the counter 35 counts the pulse width of pulse inputs ◯ and ◯ and latches the values.

ここでパルス発生回路３１，３２のタイミング
は第５図，第６図で説明したものと同一である。 Here, the timing of the pulse generation circuits 31 and 32 is the same as that explained in FIGS. 5 and 6.

同期信号検出回路４の出力○ロのパルス巾T₁は
○ロ₁の区間カウントされてラツチ３６にメモリさ
れる。この結果ラツチ３６出力には、○ロ₂のパ
ルス区間が始まる直前（のタイミング）に○ロ₁
のパルス巾データl₁が出力される。以下，の
タイミングでそれぞれ○ロ₂，○ロ₃のパルス巾データ
l₂，l₃が出力される。 The pulse width T ₁ of the output of the synchronizing signal detection circuit 4 is counted in the interval of ○ and ₁ and is stored in the latch 36 . As a result, the latch 36 output has ○ _Ro1 immediately before the start of the pulse section of ○ _Ro2 .
Pulse width data _l1 is output. Below, the pulse width data of ○ _Ro2 and ○ _Ro3 at the timing of
l ₂ and l ₃ are output.

再生速度検出回路５の出力○ハも同様にして，
のタイミングで○ハ₂、○ハ₃のパルス巾データ、
m₂，m₃が出力される。 Similarly, the output ○c of the playback speed detection circuit 5 is
At the timing of ○ _Ha2 and ○ _Ha3 pulse width data,
m ₂ and m ₃ are output.

４１は計数回路４０，４０′のラツチ出力，
のデータを切り換えるMPX、４２はラツチ回
路である。はラツチ回路４２の入力データであ
る。 41 is the latch output of the counting circuits 40, 40';
MPX 42 is a latch circuit that switches the data. is the input data of the latch circuit 42.

モータ１の回転数が目標からずれていると、
MPX４１は再生速度検出回路５側に切り換つて、
ラツチ回路４２の入力データは計数回路４０の
出力のデータm_oが入り、回転数を制御する。 If the rotation speed of motor 1 deviates from the target,
MPX41 switches to the playback speed detection circuit 5 side,
The input data of the latch circuit 42 is the output data m _o of the counting circuit 40, which controls the rotation speed.

回転数が目標に近かづくと、切り換え制御回路
７の出力○ニがHighとなり、MPX４１は計数回路
４０の出力から計数回路４０′の出力へと切
り換わる。これによりラツチ回路４２の入力デー
タは、 m₀→m₁→m₂→l₁→l₂→l₃ と切り換わる。 When the rotational speed approaches the target, the output ◯□ of the switching control circuit 7 becomes High, and the MPX 41 switches from the output of the counting circuit 40 to the output of the counting circuit 40'. As a result, the input data of the latch circuit 42 is switched as m ₀ →m ₁ →m ₂ →l ₁ →l ₂ →l ₃ .

モータ１の回転数は目標に近かずいているか
ら、同期信号検出回路４の出力○ロのパルス巾T₁
と再生速度検出回路５の出力○ハのパルス巾T₂は
ほぼ同じ長さとなりその計数値l_o，m_oもほぼ同じ
値となつている。 Since the rotation speed of the motor 1 is not close to the target, the pulse width of the output ○○ of the synchronization signal detection circuit 4 is T ₁
The pulse width T 2 of the output ○C of the playback speed detection circuit 5 and the pulse width T ₂ of the reproduction speed detection circuit ₅ are approximately the same length, and the counted values lo and m _o thereof are also approximately the same.

T₁T₂ l_om_o この結果、ラツチ回路４２の入力データが
m₂→l₁と切り換つても、そのデータのＤ／Ａ出力
○タには大きな変動は生ぜず、スムーズに再生速度
検出回路から同期信号検出回路の出力へと切り換
わる。こうして切り換え時に大きな乱れもなく速
度制御を行なうことができる。 T ₁ T ₂ l _o m _o As a result, the input data of the latch circuit 42 is
Even when switching from m ₂ to l ₁ , there is no large change in the D/A output of the data, and the output is smoothly switched from the playback speed detection circuit to the output of the synchronization signal detection circuit. In this way, speed control can be performed without major disturbances during switching.

このように本発明によれば、切り換え時に発生
するスキユーによる制御電圧の乱れを大幅に抑圧
することができる。またLSIに向くデイジタル回
路構成で実現することができる等の利点を有す
る。 As described above, according to the present invention, disturbances in the control voltage due to skew that occur during switching can be significantly suppressed. It also has the advantage of being able to be realized with a digital circuit configuration suitable for LSI.

[Brief explanation of drawings]

第１図は従来の再生速度検出回路の回路図、第
２図は第１図の動作を示すタイムチヤート図、第
３図は本発明による再生速度検出回路の一実施例
の回路図、第４図は第３図の動作を示すタイムチ
ヤート図、第５図は本発明による再生速度検出回
路の他の実施例の回路図、第６図は第５図の動作
を示すタイムチヤート図、第７図は本発明による
再生速度検出回路、さらに他の実施例の回路図、
第８図は第７図の動作を示すタイムチヤート図で
ある。１……モータ、２……デイスク、３……ピツク
アツプ、４……同期信号検出回路、５……再生速
度検出回路、６……切り換え回路、７……切り換
え制御回路、８……−Ｖ変換器、９……遅延回
路、１０，１１……パルス発生回路、１４，１７
……スイツチ、２０……時限回路、２１……
AND回路、３０，３１，３２……パルス発生回
路、３３……ゲート回路、３４……Ｄ型フリツプ
フロツプ、３５……カウンタ、３６……ラツチ、
３７……Ｄ／Ａ変換器、３８……基準発振源、４
０……デイジタル計数器、４１……MPX。 FIG. 1 is a circuit diagram of a conventional playback speed detection circuit, FIG. 2 is a time chart showing the operation of FIG. 1, FIG. 3 is a circuit diagram of an embodiment of a playback speed detection circuit according to the present invention, and FIG. 3 is a time chart showing the operation of FIG. 3, FIG. 5 is a circuit diagram of another embodiment of the playback speed detection circuit according to the present invention, FIG. 6 is a time chart showing the operation of FIG. 5, and FIG. The figure shows a playback speed detection circuit according to the present invention, and a circuit diagram of another embodiment.
FIG. 8 is a time chart showing the operation of FIG. 7. 1...Motor, 2...Disk, 3...Pickup, 4...Synchronization signal detection circuit, 5...Playback speed detection circuit, 6...Switching circuit, 7...Switching control circuit, 8...-V conversion device, 9... Delay circuit, 10, 11... Pulse generation circuit, 14, 17
...Switch, 20...Timed circuit, 21...
AND circuit, 30, 31, 32...Pulse generation circuit, 33...Gate circuit, 34...D flip-flop, 35...Counter, 36...Latch,
37...D/A converter, 38...Reference oscillation source, 4
0...Digital counter, 41...MPX.

Claims

[Claims]

1. In a playback speed control device in which a switching device switches a plurality of speed detection signals corresponding to the playback speed and the speed detection signal selected by the switching device is returned to a controlled object, a memory for storing the speed detection signal before switching. A switching control signal of the switching device is input to a time limit circuit, and a speed detection signal before switching stored in the storage device for a certain period of time is returned to the controlled object by the output of the time limit circuit. A playback speed control device characterized by: