JPH0429143B2

JPH0429143B2 -

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Publication number: JPH0429143B2
Application number: JP3636882A
Authority: JP
Priority date: 1982-03-10
Filing date: 1982-03-10
Publication date: 1992-05-18
Also published as: JPS58155573A

Description

【発明の詳細な説明】本発明は信号再生装置において、信号再生速度
をスムースに目標速度にするための再生速度制御
装置に関するものである。

デイスクやテープのような記録媒体に情報を記
録する場合、一般には同期信号を付加し、再生時
にこの同期信号を検出し、この同期周期が一定に
なるようにして再生速度を制御している。この例
として、第１図にPCMデイスク再生装置の再生
速度制御回路のブロツク図を示す。第１図におい
て、１はモータ、２はデイスク、３はピツクアツ
プ（以下PUという。）、４はPU３で拾い出した信
号の中から同期信号を検出する同期信号検出回
路、５はもう一つの再生速度検出回路である。こ
こで、再生速度検出回路５は装置の再生速度が同
期信号検出回路４の検出範囲を越えている場合に
用いるものでP.U３で取り出した信号中の特有の
信号たとえば最長パルスを検出し、正常動作時の
同期信号周期／最長パルス巾、の比で決まる倍数
Ｎでこの検出パルス巾をＮ倍することにより同期
信号周期を予測する速度検出回路である。６は切
り換え回路、７は切り換え制御回路、８は周波数
電圧変換回路（以下、−Ｖ変換器という）で、
定電流源１６、遅延回路９、パルス発生回路１
０，１１、積分用容量１２、スイツチ１４，１７
およびホールド容量１３から構成されている。１
５はモータ１のドライブ回路である。

以下第１図の動作を第２図に示すタイムチヤー
トをもちいて説明する。

PU３でデイスク２より取り出された信号○イの
再生速度は同期信号検出回路４および再生速度検
出回路５で、それぞれ同期信号及び速度に対応す
る周期の信号として検出される。

起動時等、再生速度が所定の速度と大きく異な
る場合には、再生速度検出回路５の出力○ハを−
Ｖ変換器８に入力するように切り換え制御回路７
および切り換え回路６は動作する。

切り換え回路６の出力○ホは遅延回路９、パルス
発生回路１０を経てスイツチ回路１７及びパルス
発生回路１１を経てスイツチ回路１４に導かれ、
スイツチ回路１７，１４をそれぞれON／OFFす
る。パルス発生回路１１は○ホの立上り点A₁で短
かいパルス○トを発生し、このときスイツチ回路１
４を閉じてコンデンサ１３にコンデンサ１２の電
圧を加える。○トのパルスが終了するとコンデンサ
１３の電圧はホールドされる。一方遅延回路９を
経たパルス発生回路１０の出力パルスは、A₁よ
り遅れたB₁点で発生し、スイツチ１７をONす
る。このときにはコンデンサ１２の電荷は放電さ
れ○チの電圧は０となる。パルス発生器１０のパル
スが終了すると電流源１６からコンデンサ１２に
電流が積分され、次のパルスがくるまで○チの電圧
は上昇する。次にパルス発生回路１１でA₂の点
に発生するパルスによつて、コンデンサ１３はコ
ンデンサ１２の電圧がサンプリングされ、ホール
ドされる。

ところで再生速度が同期信号検出回路４の検出
範囲内に入ると、切り換え制御回路７は切り換え
回路６を駆動して速度信号を同期信号検出回路４
の出力○ロ側に切り換え、同期信号をもとにした速
度制御をおこなう。

従つて切り換え回路６の出力○ホには同期信号周
期T₁、速度信号検出器５の出力信号周期T₂とは
異なる時間間隔T₃でＣ点にパルスを生ずる。す
なわちスキユーを発生する。従つてA₃の点でコ
ンデンサ１３にサンプリングとホールドが行なわ
れ、○リの制御電圧は著しく変動することとなり、
スムースな速度制御を困難なものとしている。

本発明の目的は、上記した従来技術の欠点をな
くし、スキユーによる外乱の影響を受けない再生
速度制御回路を提供することにある。

このため本発明は、スキユー発生区間では再生
速度検出回路の出力を取り込まず、スキユー発生
前に取り込んだ信号で再生速度を制御するように
したことにある。

第３図は本発明による一実施例を示す。第３図
において、第１図と同一符号は同一機能を有す
る。第３図において、２１はゲート回路、２０は
時限回路である。

また第４図は第３図の動作を説明するタイムチ
ヤートである。

本発明では切り換え制御回路７の出力で、時限
回路２０をトリガし、この時限回路２０の出力に
より−Ｖ変換器８のサンプルホールド用スイツ
チ１４のON／OFFパルスを一定期間ゲートする
ことにより、スキユー区間に新たなホールド値を
取り込まず、スキユー前の値を保持しつづけるよ
うにしている点が従来例と異なる。

次に第３図及び第４図を用いて本発明を説明す
る。時限回路２０は切り換え制御回路７の出力で
駆動され、第４図○ニのＥ点からＦ点までその出力
○ヌを“Low”レベルとする。AND回路２１は切
り換え回路６の出力○ホと時限回路２０の出力○ヌを
入力とするので、EF間ではAND回路２１の出力
○ルには○ホのＣのパルスを通さず、パルス発生回路
１１の入力がなくなるため、スイツチ回路１４は
OFFされたままとなり、コンデンサ１３の電圧
は切り換え前の電圧値がホールドされ○リ制御電圧
には変動を生じない。したがつてモータ１はスム
ースに速度制御の切り換えを行なえる。

第５図は−Ｖ変換器８をデイジタル回路で構
成した場合の他の実施例である。本実施例では速
度検出信号のパルス間隔を計数し、計数値に比例
した電圧に変換して速度制御を行なうものであ
り、スキユー区間ではこの計数値を一時記憶（ラ
ツチ）させて、前計数データをホールドさせるこ
とにより、スキユー時の制御の乱れの解決を図つ
ている。

ここで第３図と同一符号は同一機能を果たす。

次に第６図に示すタイムチヤートをもとに第５
図の動作を説明する。

３０はパルス発生回路で、切り換え制御回路７
の出力○ニの変化によりパルスを発生する。３１，
３２は共に遅延したパルスを発生するパルス発生
回路である。切り換え回路６の出力○ホを入力とし
て、パルス発生回路３１はt₁遅れてパルス信号○ヨ
を、パルス発生回路３２はt₂遅れてパルス信号○カ
を発生する。３３はゲート、３４はＤ型フリツプ
フロツプで、パルス発生回路３０をリセツト信号
に、切換え回路６の出力○ホをクロツク信号にし
て、切り換え回路６が同期信号検出回路４側に切
り換えられると一定期間ゲート３３を開く。３５
はパルス発生回路３１のパルス幅区間の長さをカ
ウントするカウンタ、３６はカウンタ３５のデー
タを記憶するラツチ、３７はデイジタル信号をア
ナログ信号にするＤ／Ａ変換器、３８は基準発振
源である。

切り換え回路６の出力○ホは、パルス発生回路３
１に入力され、ここでt₁遅延したカウンタ３５の
リセツト信号○ヨとなる。カウンタ３５は基準発振
源３８のクロツクを入力として、リセツト信号○ヨ
の間隔を計数する。パルス発生回路３２はゲート
３３を通過した信号○ワよりt₂遅延したラツチクロ
ツク信号○カを発生する。ラツチ３６はこのラツチ
クロツク○カによりカウンタ３５の内容を一時記憶
する。ここでラツチ回路３６に一時記憶された計
数値は、パルス発生回路３１の入力○ホのパルス間
隔、すなわち速度検出信号のパルス間隔を計数し
たものである。この計数値をＤ／Ａ変換器３７に
よりアナログ電圧に変換して、モータ１の回転数
を制御する。

以上が−Ｖ変換器をデイジタル回路で構成し
た時の動作である。

切り換え回路６が同期信号検出回路４側に切り
換わると、切り換え回路出力○ホにはスキユー（Ｅ
−Ｆ区間）が発生する。

本発明では切り換え時パルス発生回路３０によ
りリセツト信号○ルを発生させる。

このリセツト信号○ルおよび切り換え回路出力○ホ
によりＤ型フリツプフロツプ３４を動作させ、一
定区間ゲート３３を開く（○ヲ）。この結果ラツチ
クロツク○カをつくるパルス発生器３２の入力○ワは
切り換え後一定期間入力をゲートされラツチクロ
ツクが生じない。

この様子を示したものがラツチクロツク○カで切
り換え回路出力○ホよりt₂遅れて→→→と
ラツチクロツクを発生するが、切り換え後ゲート
信号○ヲにより入力が断たれ、ではラツチクロツ
クが生じない。ラツチ３６はスキユー区間のデー
タを取り込むことがなく前の値をホールドする。
この結果、Ｄ／Ａ変換器３７の出力には変動が生
じず、モータ１の速度制御もスムーズに行なえ
る。

第７図は同期信号検出回路４の出力○ロの間隔を
計数する計数回路４０′と再生速度検出回路５の
出力○ハの間隔を計数する計数回路４０を２系統設
け、計数回路の出力，を切り換えてモータ１
を制御する本発明の他の実施例である。

第７図において、第３図，第５図と同一符号は
同一機能を有する。

以下第８図に示すタイムチヤートをもとに第７
図の動作を説明する。

計数回路４０，４０′はそれぞれパルス発生回
路３１，３２、カウンタ３５、ラツチ３６から構
成されておりパルス入力○ロ，○ハのパルス幅をカウ
ンタ３５で計数しその値をラツチするものであ
る。

ここでパルス発生回路３１，３２のタイミング
は第５図，第６図で説明したものと同一である。

同期信号検出回路４の出力○ロのパルス巾T₁は
○ロ₁の区間カウントされてラツチ３６にメモリさ
れる。この結果ラツチ３６出力には、○ロ₂のパ
ルス区間が始まる直前（のタイミング）に○ロ₁
のパルス巾データl₁が出力される。以下，の
タイミングでそれぞれ○ロ₂，○ロ₃のパルス巾データ
l₂，l₃が出力される。

再生速度検出回路５の出力○ハも同様にして，
のタイミングで○ハ₂、○ハ₃のパルス巾データ、
m₂，m₃が出力される。

４１は計数回路４０，４０′のラツチ出力，
のデータを切り換えるMPX、４２はラツチ回
路である。はラツチ回路４２の入力データであ
る。

モータ１の回転数が目標からずれていると、
MPX４１は再生速度検出回路５側に切り換つて、
ラツチ回路４２の入力データは計数回路４０の
出力のデータm_oが入り、回転数を制御する。

回転数が目標に近かづくと、切り換え制御回路
７の出力○ニがHighとなり、MPX４１は計数回路
４０の出力から計数回路４０′の出力へと切
り換わる。これによりラツチ回路４２の入力デー
タは、 m₀→m₁→m₂→l₁→l₂→l₃ と切り換わる。

モータ１の回転数は目標に近かずいているか
ら、同期信号検出回路４の出力○ロのパルス巾T₁
と再生速度検出回路５の出力○ハのパルス巾T₂は
ほぼ同じ長さとなりその計数値l_o，m_oもほぼ同じ
値となつている。

T₁T₂ l_om_o この結果、ラツチ回路４２の入力データが
m₂→l₁と切り換つても、そのデータのＤ／Ａ出力
○タには大きな変動は生ぜず、スムーズに再生速度
検出回路から同期信号検出回路の出力へと切り換
わる。こうして切り換え時に大きな乱れもなく速
度制御を行なうことができる。

このように本発明によれば、切り換え時に発生
するスキユーによる制御電圧の乱れを大幅に抑圧
することができる。またLSIに向くデイジタル回
路構成で実現することができる等の利点を有す
る。

【図面の簡単な説明】

第１図は従来の再生速度検出回路の回路図、第
２図は第１図の動作を示すタイムチヤート図、第
３図は本発明による再生速度検出回路の一実施例
の回路図、第４図は第３図の動作を示すタイムチ
ヤート図、第５図は本発明による再生速度検出回
路の他の実施例の回路図、第６図は第５図の動作
を示すタイムチヤート図、第７図は本発明による
再生速度検出回路、さらに他の実施例の回路図、
第８図は第７図の動作を示すタイムチヤート図で
ある。１……モータ、２……デイスク、３……ピツク
アツプ、４……同期信号検出回路、５……再生速
度検出回路、６……切り換え回路、７……切り換
え制御回路、８……−Ｖ変換器、９……遅延回
路、１０，１１……パルス発生回路、１４，１７
……スイツチ、２０……時限回路、２１……
AND回路、３０，３１，３２……パルス発生回
路、３３……ゲート回路、３４……Ｄ型フリツプ
フロツプ、３５……カウンタ、３６……ラツチ、
３７……Ｄ／Ａ変換器、３８……基準発振源、４
０……デイジタル計数器、４１……MPX。

Claims

【特許請求の範囲】

１再生速度に対応する複数の速度検出信号を切
り換え装置で切り換え、切り換え装置で選択され
た速度検出信号を制御対象に帰還してなる再生速
度制御装置において、切り換え前の速度検出信号
を記憶する記憶装置を具備し、前記切り換え装置
の切り換え制御信号を時限回路に入力し、前記時
限回路の出力により一定期間前記記憶装置に記憶
された切り換え前の速度検出信号を前記制御対象
に帰還してなることを特徴とする再生速度制御装
置。