JPH04291817A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】〔目次〕 産業上の利用分野 従来の技術（図６） 発明が解決しようとする課題 課題を解決するための手段（図１，２）作用 実施例（図３〜５） 発明の効果

【０００２】

【産業上の利用分野】本発明は、論理回路に関するもの
であり、更に詳しく言えば、選択信号に基づいて複数の
入力データの一つを出力するデータ選択回路に関するも
のである。

【０００３】近年、半導体集積回路（以下ＬＳＩという
）装置の高性能化及び高機能化が図られ、入力論理信号
を高速に選択出力するバイポーラトランジスタ回路や相
補形電界効果トランジスタ回路から成るデータ選択回路
が使用されている。

【０００４】例えば、バイポーラトランジスタを用いた
データ選択回路の場合には、３個の二入力否定論理積回
路及びインバータ等から構成される。このため、データ
選択回路をＬＳＩ装置化した場合に、能動素子数が多く
なって高集積化及び高速化の妨げとなるという問題があ
る。

【０００５】そこで、トランジスタ素子の構成を工夫し
て、該トランジスタの負性増幅特性６利用し、少ないト
ランジスタによりデータ選択回路を構成してその高集積
化及び高速化を図ることができる論理回路が望まれてい
る。

【０００６】

【従来の技術】図６（ａ），（ｂ）は、従来例に係る説
明図である。図６（ａ）は、従来例に係る論理回路の構
成図を示している。

【０００７】同図（ａ）において、二つの入力データＡ
，Ｂを選択信号Ｓに基づいて出力をするデータ選択回路
は、例えば、第１の二入力否定論理積回路（以下第１の
論理回路という）１，　インバータ２，第２の二入力否
定論理積回路（以下第２の論理回路という）３及び二入
力否定論理積回路（以下第３の論理回路という）４から
成る。

【０００８】当該論理回路の機能は、まず、第１の論理
回路１により入力データＡと選択信号Ｓとが二入力否定
論理積演算される。一方、インバータ２により反転され
た反転選択信号Ｓと入力データＢとが第２の論理回路３
により二入力否定論理積演算される。これらの結果信号
が第３の論理回路４により演算され、下記の演算信号Ｑ
が出力される。

【０００９】

【数１】

【００１０】これにより、二つの入力データＡ，Ｂの一
つがデータ選択回路から次段の論理回路等に選択出力さ
れる。

【００１１】

【発明が解決しようとする課題】ところで、従来例によ
れば、図６（ａ）に示すような第１，第２の論理回路１
，　３，インバータ２及び第３の論理回路４によりデー
タ選択回路を構成した場合、それぞれのゲートに数個の
トランジスタが必要である。また、ゲート３段分の遅延
が生ずる。

【００１２】このため、データ選択回路をＬＳＩ装置化
した場合に、能動素子数が多くなって高集積化及び高速
化の妨げとなるという問題がある。

【００１３】また、図６（ｂ）の問題点に示すように比
較的少ない回路素子で構成するバイポーラトランジスタ
を用いたＥＣＬ（エミッタカップルドロジック）回路の
場合、選択信号Ｓの非反転，反転信号を出力する差動増
幅回路，入力データＡ，Ｂの非反転，反転信号を出力す
る差動増幅回路及びそれらのバイアスを設定する定電流
回路等の多数のトランジスタが必要となる。また、一般
にトランジスタのＶＢＥ（エミッタ・ベース電圧）対Ｉ
Ｃ（コレクタ電流）特性は指数関数特性（ダイオード特
性）となり、論理回路の「Ｈ」レベル，「Ｌ」レベルを
決定する動作点が２箇所のみ設定可能となる。

【００１４】また、電界効果トランジスタにより構成す
るデータ選択回路においても、通常のゲート回路の組合
わせ論理回路等により多数のトランジスタが必要となる
。このことで、能動素子数の増加により高集積化の妨げ
となること，及びインバータ回路等の遅延段数の増加に
より論理出力動作の高速化の妨げとなることがある。

【００１５】本発明は、かかる従来例の問題点に鑑みて
創作されたものであり、トランジスタ素子の構成を工夫
して、該トランジスタの負性増幅特性を利用し、少ない
トランジスタによりデータ選択回路を構成してその高集
積化及び高速化を図ることが可能となる論理回路の提供
を目的とする。

【００１６】

【課題を解決するための手段】図１は、本発明に係る論
理回路の原理図（その１）であり、図２（ａ）〜（ｃ）
は、本発明に係る論理回路の原理図（その２）をそれそ
れ示している。

【００１７】本発明の論理回路は図１に示すように、第
１の入力データＡ又は第２の入力データＢの一つをデー
タ選択信号Ｓに基づいて選択出力する論理回路において
、前記第１の入力データＡとデータ選択信号Ｓとの排他
論理和演算をする第１の論理演算回路１１と、前記第１
の入力データＡ，第２の入力データＢ及び前記第１の論
理演算回路１１の結果出力データＳＥＲに基づいて三入
力多数決演算をする第２の論理演算回路１２とを具備し
、前記第１，第２の論理演算回路１１，　１２が負性増
幅特性を有する能動素子ＲＨＥＴ　から成ることを特徴
とする。

【００１８】なお、本発明の論理回路において、前記第
１論理演算回路１１は第１のトランジスタＴ１及び第１
〜第４の抵抗素子Ｒ１〜Ｒ４から成り、前記第１のトラ
ンジスタＴ１のベースＢが第１〜第３の抵抗素子Ｒ１〜
Ｒ３の一端に接続され、該第１のトランジスタＴ１のエ
ミッタＥが第２の電源線ＧＮＤに接続され、該第１のト
ランジスタＴ１のコレクタＣが第４の抵抗素子Ｒ４を介
して第１の電源線ＶＣＣに接続され、前記第１の抵抗素
子Ｒ１の他の一端が前記第１の入力データＡの入力部に
接続され、前記第２の抵抗素子Ｒ２の他の一端が前記デ
ータ選択信号Ｓの入力部に接続され、前記第３の抵抗素
子Ｒ３の他の一端が前記第２の電源線ＧＮＤに接続され
、また、前記第２論理演算回路１２は第２，第３のトラ
ンジスタＴ２，Ｔ３及び第５〜第１０の抵抗素子Ｒ５〜
Ｒ１０から成り、前記第２のトランジスタＴ２のベース
Ｂが第５〜第７の抵抗素子Ｒ５〜Ｒ７の一端に接続され
、かつ、該第２のトランジスタＴ２のコレクタＣに接続
され、前記第２のトランジスタＴ２のエミッタＥが第２
の電源線ＧＮＤに接続され、該第２のトランジスタＴ２
のコレクタＣが第８の抵抗素子Ｒ８を介して前記第３の
トランジスタＴ３のベースＢに接続され、前記第３のト
ランジスタＴ３のエミッタＥが第２の電源線ＧＮＤに接
続され、該第３のトランジスタＴ３のコレクタＣが第１
０の抵抗素子Ｒ１０を介して第１の電源線ＶＣＣに接続
され、前記第５の抵抗素子Ｒ５の他の一端が前記第１の
トランジスタＴ１のコレクタＣに接続され、前記第６の
抵抗素子Ｒ６の他の一端が前記第２の入力データＢの入
力部に接続され、前記第７抵抗素子Ｒ７の他の一端が前
記第１の入力データＡの入力部に接続され、前記第３の
トランジスタＴ３のベースＢと第２の電源線ＧＮＤとの
間に前記第９の抵抗素子Ｒ９が接続されることを特徴と
し、上記目的を達成する。

【００１９】

【作用】本発明の論理回路によれば、図２（ａ）に示す
ように負性増幅特性を有する能動素子ＲＨＥＴ　から成
る第１，第２の論理演算回路１１，１２が具備されてい
る。

【００２０】例えば、第１の入力データＡとデータ選択
信号Ｓとが第１の論理演算回路１１により排他論理和演
算される。この際に、負性増幅特性を有する能動素子，
例えば、共鳴トンネリングダイオード，共鳴トンネリン
グ・ホットエレクトロントランジスタ及び共鳴トンネリ
ングバイポーラトランジスタＲＨＥＴ　等から成る第１
の論理演算回路１１では、該トランジスタのＶＢＥ（エ
ミッタ・ベース電圧）対ＩＣ（コレクタ電流）特性が負
性微分関数特性（負性微分コンダクタンス特性）となり
、論理回路の「Ｈ」レベル，「Ｌ」レベルを決定する動
作点が３〜４箇所に設定可能となる。これにより、図２
（ｂ）に示すように該論理演算回路１１は第１の入力デ
ータＡとデータ選択信号Ｓの一方が「Ｈ」レベル，他方
が「Ｌ」レベルの場合には、出力「Ｌ」レベル（ＳＥＲ
＝０）として動作し、両入力が共に「Ｈ」，「Ｌ」レベ
ルの場合には、出力「Ｈ」レベル（ＳＥＲ＝１）として
動作する。

【００２１】また、第１の入力データＡ，第２の入力デ
ータＢ及び第１の論理演算回路１１の結果出力データＳ
ＥＲが第２の論理演算回路１２により三入力多数決演算
される。この際に、同様に負性増幅特性を有する能動素
子ＲＨＥＴから成る第２の論理演算回路１１では、入力
「Ｈ」レベル（Ａ，ＢやＳＥＲ＝１）が１以下の場合に
は出力「Ｈ」レベルとして動作し、入力「Ｈ」レベルが
２以上の場合には出力「Ｌ」レベルとして動作する。す
なわち、３つの入力のうち多い方の論理値の否定が出力
される。これにより、データ選択信号Ｓに基づいて第１
の入力データＡ又は第２の入力データＢの一つの否定が
選択出力される。

【００２２】例えば、データ選択信号Ｓが「Ｈ」レベル
（Ｓ＝１）である場合、第１の論理演算回路１１の結果
出力データＳＥＲが入力データＡと同等になる。このこ
とから第２の論理演算回路１２の入力信号の内容は、２
つが入力データＡとなる。従って、第２の論理演算回路
１２から入力データＢによらずデータＡの値の否定が出
力される（図２（ｂ）参照）。

【００２３】また、データ選択信号Ｓが「Ｌ」レベル（
Ｓ＝０）である場合、第１の論理演算回路１１の結果出
力データＳＥＲが入力データＡの否定となる。このこと
から第２の論理演算回路１２の入力信号の内容は、一方
には入力データＡの「Ｈ」レベル，他方にはその「Ｌ」
レベルが入力されることになる。従って、この場合には
、入力データＢの値により決定され、その値の否定が第
２の論理演算回路１２から出力される（図２（ｃ）参照
）。

【００２４】以下論理式を下記に示す。

【００２５】

【数２】

【００２６】となる。但し、Ａ，Ｂは第１，第２の入力
論理値，Ｓはデータ選択論理値及びＱはデータ選択出力
論理値をそれぞれ示すものとする。

【００２７】このため、３つの共鳴トンネリングバイポ
ーラトランジスタＲＨＥＴ　によりデータ選択回路を構
成することが可能となり、従来例に比べて能動素子数を
極力少なくすることが可能となる。また、増幅段数の低
減から論理出力動作の高速化を図ることが可能となる。

【００２８】これにより、従来例に比べて半導体集積回
路（以下ＬＳＩという）装置の高集積化及び高性能化を
図ることが可能となる。

【００２９】

【実施例】次に図を参照しながら本発明の実施例につい
て説明をする。図３〜５は、本発明の実施例に係る論理
回路の説明図であり、図３（ａ），（ｂ）は、本発明の
実施例に係るデータ選択回路の構成図及びトランジスタ
特性図を示している。

【００３０】図３（ａ）において、二つの入力データＡ
，Ｂを選択信号Ｓに基づいて出力をするデータ選択回路
は、二入力否定排他論理和回路２１及び三入力否定多数
決論理回路２２から成る。

【００３１】すなわち、二入力否定排他論理和回路（以
下第１の論理回路という）２１は第１の論理演算回路１
１の一実施例であり、第１の入力データＡとデータ選択
信号Ｓとの排他論理和の否定出力をするものである。第
１の論理回路２１は第１の共鳴トンネリングバイポーラ
トランジスタＲＨＥＴ　（以下第１のトランジスタＴ１
という）と回路定数設定用抵抗素子（以下単に抵抗とい
う）Ｒ１〜Ｒ４から成る。

【００３２】第１のトランジスタＴ１はコレクタが抵抗
Ｒ４を介して電源線ＶＣＣに接続され、かつ、三入力否
定多数決論理回路２２の抵抗Ｒ５にそれぞれ接続されて
いる。そのベースは抵抗Ｒ１，Ｒ２を介して第１の入力
データＡの入力点Ｄｉｎ１及びデータ選択信号Ｓの入力
点Ｓｉｎに、また、抵抗Ｒ３を介して接地線ＧＮＤにそ
れぞれ接続されている。なお、エミッタは接地線ＧＮＤ
に接続されている。

【００３３】三入力否定多数決論理回路（以下第２の論
理回路という）２２は第２の論理演算回路１２の一実施
例であり、第１の入力データＡ，第２の入力データＢ及
び第１の論理演算回路１１の結果出力データＳＥＲに基
づいて三入力多数決論理の否定出力をするものである。 第２の論理回路２２は第２，第３の共鳴トンネリングバ
イポーラトランジスタＲＨＥＴ　（以下第２，第３のト
ランジスタＴ２，Ｔ３という）と回路定数設定用抵抗素
子（以下単に抵抗という）Ｒ５〜Ｒ１０から成る。

【００３４】第２のトランジスタＴ２はコレクタがベー
スに接続（ダイオード接続）され、その接続点ｐが抵抗
Ｒ７を介して第１の入力データＡの入力点Ｄｉｎ１に接
続されている。また、該接続点ｐは抵抗Ｒ５を介して第
１の論理回路２１のコレクタに，また、抵抗Ｒ６を介し
て第２の入力データＢの入力点Ｄｉｎ２に，さらに、抵
抗Ｒ８を介して次段の第３のトランジスタＴ３のベース
にそれぞれ接続されている。なお、エミッタは接地線Ｇ
ＮＤに接続されている。

【００３５】第３のトランジスタＴ３はコレクタが抵抗
Ｒ１０を介して電源線ＶＣＣに接続され、かつ、三入力
否定多数決論理回路２２の出力点Ｄｏｕｔ　にそれぞれ
接続されている。そのベースは抵抗Ｒ８を介して先の接
続点ｐに，また、抵抗Ｒ９を介して接地線ＧＮＤにそれ
ぞれ接続されている。なお、エミッタは接地線ＧＮＤに
接続されている。

【００３６】図３（ｂ）は、本発明の実施例に係るデー
タ選択回路の構成するトランジスタの電流Ｉ対電圧ＶＢ
Ｅ特性図を示している。

【００３７】図３（ｂ）において、第１，第２の論理回
路２１，　２２を構成する第１〜第３のトランジスタＴ
１〜Ｔ３のトランジスタ特性はエミッタ・ベース間共鳴
トンネる電流の特性に基づく負性微分コンダクタンス（
以下負性増幅特性又は共鳴トンネル電流特性ともいう）
を有している。すなわち、縦軸は電流Ｉであり、エミッ
タ電流ＩＥ，コレクタ電流ＩＣ及びベース電流ＩＢ等を
それぞれ示している。横軸は電圧であり、エミッタベー
ス間電圧ＶＢＥを示している。

【００３８】また、負性微分コンダクタンス（負性増幅
特性）は共鳴トンネリングバイポーラトランジスタＲＨ
ＥＴ　の場合、該トランジスタのエミッタベース間の電
圧ＶＢＥがある一定の値の時に、エミッタからベースに
注入される電子の数が多くなる場合に生ずる特性である
。これは、ベースに注入された電子がホットエレクトロ
ンとなり、ベース中を高速で駆け抜けた後、散乱現象に
よりエネルギーを失った一部の電子を除きコレクタに達
するために生ずる特性である。

【００３９】なお、本発明の実施例では、第１〜第３の
トランジスタＴ１〜Ｔ３の負性微分コンダクタンス曲線
に動作点を設定することにより、二入力否定排他論理和
動作機能及び三入力否定多数決論理動作機能を達成する
ことが可能となる。

【００４０】図４（ａ）〜（ｃ）は、本発明の実施例に
係る二入力ＥＮＯＲ回路の動作説明図であり、同図（ａ
）は二入力否定排他論理和回路の論理ゲートを示してい
る。

【００４１】図４（ａ）において、二入力否定排他論理
和回路（以下二入力ＥＮＯＲ回路という）２１は、第１
の入力データＡ及びデータ選択信号Ｓの二入力否定排他
論理和に基づく演算結果データＳＥＲを三入力否定多数
決論理回路２２に出力するものである。

【００４２】すなわち、図４（ｂ）は二入力ＥＮＯＲ回
路２１のみを抽出した回路図であり、同図（ｂ）におい
て、第１のトランジスタＴ１のベースＢは電圧駆動され
ている。これは、第１のトランジスタＴ１のベースＢに
その等価入力抵抗より小さい抵抗Ｒ１，Ｒ２，Ｒ３が接
続されるためである。また、該抵抗Ｒ１，Ｒ２が変わら
ないと仮定した場合、第１のトランジスタＴ１のベース
電圧は第１の入力データＡ，データ選択信号Ｓに係る二
つの入力電圧の中間電圧を抵抗Ｒ１，Ｒ２の並列抵抗と
抵抗Ｒ３とで分圧した電圧が印加される。

【００４３】このため、図４（ｃ）の第１のトランジス
タＴ１の負性微分コンダクタンス特性曲線に傾きθ１の
３本の負荷線を設定することができる。すなわち、同図
（ｃ）において、縦軸は第１のトランジスタＴ１のコレ
クタ電流ＩＣ及びそのベース電流ＩＢであり、横軸はそ
のエミッタ・ベース電圧ＶＢＥを示している。

【００４４】ここで、第１のトランジスタＴ１のベース
電圧について、第１の入力データＡ，データ選択信号Ｓ
が両方とも「Ｌ」レベルの時には立ち上がり電圧付近に
位置するように動作点ｐ１を設定する。また、第１の入
力データＡ又はデータ選択信号Ｓの一方が「Ｌ」レベル
であって、他方が「Ｈ」レベルのときには、ピーク電圧
Ｖｐ付近に位置するように同様に動作点ｐ２を設定する
。さらに、第１の入力データＡ及びデータ選択信号Ｓの
両方とも「Ｌ」レベルのときには、バレイ（谷底）電圧
Ｖｂ付近に位置するように同様に動作点ｐ３を設定する
。

【００４５】なお、負荷線の傾きθ１は抵抗Ｒ１〜Ｒ３
の並列抵抗により設定する。これにより、第１の入力デ
ータＡ又はデータ選択信号Ｓの一方が「Ｌ」レベルであ
って、他方が「Ｈ」レベルのときにのみコレクタ電流Ｉ
Ｃが多く流れ、該二入力ＥＮＯＲ回路２１の出力電圧が
下がる（ＳＥＲ＝０）。また、他の場合にはコレクタ電
流が流れずにその出力電圧が高い状態となる（ＳＥＲ＝
１）。

【００４６】このことで、該論理演算回路１１の入力，
すなわち、第１の入力データＡとデータ選択信号Ｓが「
Ｈ」レベル又は「Ｌ」レベルの場合には、出力「Ｌ」レ
ベル（ＳＥＲ＝０）として動作し、両入力が共に「Ｈ」
，「Ｌ」レベルの場合には、出力「Ｈ」レベル（ＳＥＲ
＝１）として動作する二入力否定排他論理和演算を行う
ことができる。

【００４７】図５（ａ）〜（ｃ）は、本発明の実施例に
係る三入力否定多数決回路の動作説明図であり、同図（
ａ）は三入力否定多数決回路の簡易回路図をそれぞれ示
している。

【００４８】図５（ａ）において、三入力否定多数決回
路は第１の入力データＡ，第２の入力データＢ及び二入
力ＥＮＯＲ回路の演算結果データＳＥＲの三入力多数決
をして第１の入力データＡ又は第２の入力データＢのど
ちらか一方の否定を選択出力するものである。

【００４９】すなわち、図５（ｂ）は三入力否定多数決
回路２２のみを抽出した回路図であり、同図（ｂ）にお
いて、三入力否定多数決回路２２の出力をダイオード接
続された第２のトランジスタＴ２に入力される第１，第
２の入力データＡ，Ｂ及び演算結果データＳＥＲに係る
入力電圧ｖ１，ｖ２，ｖ３の「Ｈ」レベルの数によって
変化させることが可能となる。

【００５０】これは、図５（ｃ）の第２のトランジスタ
Ｔ２の負性微分コンダクタンス特性曲線に傾きθ２の４
本の負荷線を設定した場合に得られる。すなわち、同図
（ｃ）において、縦軸は第２のトランジスタＴ２のエミ
ッタ電流ＩＥであり、横軸はそのエミッタ・ベース電圧
ＶＢＥを示している。

【００５１】ここで、第２のトランジスタＴ２の動作点
ｐ１〜ｐ４はエミッタ・ベース間の共鳴トンネル電流特
性に引かれた４本の負荷線とエミッタ電流ＩＥの交点で
ある。なお、負荷線は第１，第２の入力データＡ，Ｂ及
び二入力ＥＮＯＲ回路２１の演算結果データＳＥＲに係
る入力電圧ｖ１，ｖ２，ｖ３，入力部の抵抗Ｒ５〜Ｒ７
及び出力部の抵抗（Ｒ８＋Ｒ９）により決定する。例え
ば、各動作点ｐ１〜ｐ４は４本の負荷線とエミッタ電流
ＩＥの交点において、第１，第２の入力データＡ，Ｂ及
び演算結果データＳＥＲの「Ｈ」レベルの数が２及び３
の場合には、バレイ電圧Ｖｂより後方に位置するように
入力部の抵抗Ｒ５〜Ｒ７及び出力部の抵抗（Ｒ８＋Ｒ９
）を設定する。また、第１，第２の入力データＡ，Ｂ及
び演算結果データＳＥＲの「Ｈ」レベルの数が０及び１
の場合には、ピーク電圧Ｖｐより前に位置するように入
力部の抵抗Ｒ５〜Ｒ７及び出力部の抵抗（Ｒ８＋Ｒ９）
を設定する。

【００５２】これにより、第２のトランジスタＴ２の「
Ｈ」レベルにある第１，第２の入力データＡ，Ｂ及び演
算結果データＳＥＲ等の数が１以下の場合と、２以上の
場合とでベース電圧に大きな差が設けられる。また、第
２のトランジスタＴ２のベース電圧は抵抗Ｒ８，Ｒ９に
より抵抗分割されて第３のトランジスタＴ３のベースに
印加される。

【００５３】第３のトランジスタＴ３では、第１，第２
の入力データＡ，Ｂ及び演算結果データＳＥＲ等の「Ｈ
」レベルの数が２以上の場合にはＯＮしてコレクタ電流
が流れ、出力点Ｄｏｕｔ　が「Ｌ」レベルに成る。また
、第３のトランジスタＴ３がＯＦＦの場合にはコレクタ
電流が流れないため、出力点Ｄｏｕｔ　が「Ｈ」レベル
に成る。

【００５４】従って、当該データ選択回路は「Ｈ」レベ
ルにある入力数が１以下の場合には出力「Ｈ」レベルと
なり、それが２以上の場合には、出力「Ｌ」レベルとし
て機能をし、三入力多数決回路に否定回路を接続した回
路と同等となる。

【００５５】このようにして本発明の実施例に係る論理
回路によれば、図２〜４に示すように、負性微分コンダ
クタンスを有する共鳴トンネリングバイポーラトランジ
スタＲＨＥＴ　から成る二入力ＥＮＯＲ回路２１及び三
入力否定多数決論理回路２２が具備されている。

【００５６】このため、第１の入力データＡとデータ選
択信号Ｓとが二入力ＥＮＯＲ回路２１により排他論理和
演算される。この際に、第１のランジスタＴ１のＶＢＥ
（エミッタ・ベース電圧）対ＩＣ（コレクタ電流）特性
が負性微分コンダクタンス特性を有することから、該Ｅ
ＮＯＲ回路２１の「Ｈ」レベル，「Ｌ」レベルを決定す
る動作点が３箇所に設定可能となる。これにより、該二
入力ＥＮＯＲ回路２１は第１の入力データＡとデータ選
択信号Ｓの一方が「Ｈ」レベル，他方が「Ｌ」レベルの
場合には、出力「Ｌ」レベル（ＳＥＲ＝０）として動作
し、両入力が共に「Ｈ」，「Ｌ」レベルの場合には、出
力「Ｈ」レベル（ＳＥＲ＝１）として動作する。

【００５７】また、第１の入力データＡ，第２の入力デ
ータＢ及び二入力ＥＮＯＲ回路２１の結果出力データＳ
ＥＲが三入力否定多数決回路２２により三入力否定多数
決演算される。この際に、同様に負性微分コンダクタン
スを有する共鳴トンネリングバイポーラトランジスタＲ
ＨＥＴ　から成る三入力否定多数決論理回路２２では、
入力「Ｈ」レベル（Ａ，ＢやＳＥＲ＝１）が１以下の場
合には出力「Ｈ」レベルとして動作し、入力「Ｈ」レベ
ルが２以上の場合には出力「Ｌ」レベルとして動作する
。これにより、データ選択信号Ｓに基づいて第１の入力
データＡ又は第２の入力データＢの一つの否定が選択出
力される。

【００５８】すなわち、データ選択信号Ｓが「Ｈ」レベ
ル（Ｓ＝１）である場合、二入力ＥＮＯＲ回路２１の結
果出力データＳＥＲが入力データＡと同等になる。この
ことから三入力否定多数決論理回路２２の入力信号の内
容は、２つが入力データＡとなる。従って、該多数決論
理回路２２から入力データＢによらずデータＡの値の否
定が出力される。

【００５９】また、データ選択信号Ｓが「Ｌ」レベル（
Ｓ＝０）である場合、二入力ＥＮＯＲ回路２１の結果出
力データＳＥＲが入力データＡの否定となる。このこと
から三入力否定多数決論理回路２２の入力信号の内容は
、一方には入力データＡの「Ｈ」レベル，他方にはその
「Ｌ」レベルが入力されることになる。従って、この場
合には、入力データＢの値により決定され、その値の否
定が該多数決論理回路２２から出力される。

【００６０】以下論理式を下記に示す。

【００６１】

【数３】

【００６２】となる。但し、Ａ，Ｂは第１，第２の入力
論理値，Ｓはデータ選択論理値及びＱはデータ選択出力
論理値をそれぞれ示すものとする。

【００６３】このことで、３つの共鳴トンネリングバイ
ポーラトランジスタＴ１〜Ｔ３によりデータ選択回路を
構成することが可能となり、従来例に比べて能動素子数
を極力少なくすることが可能となる。また、増幅段数の
低減から論理出力動作の高速化を図ることが可能となる
。

【００６４】これにより、従来例に比べて半導体集積回
路（以下ＬＳＩという）装置の高集積化及び高性能化を
図ることが可能となる。

【００６５】なお、本発明の実施例ではデータ選択出力
論理値Ｑを直接、第３のトランジスタＴ３のコレクタか
ら出力しているがエミッタフォロア回路等により駆動能
力を増加しても良い。

【００６６】

【発明の効果】以上説明したように、本発明の論理回路
によれば負性増幅特性を有する能動素子から成る第１，
第２の論理演算回路が具備されている。

【００６７】このため、データ選択信号に応じて第１の
論理演算回路の出力を第１の入力データと同等の値又は
その否定の値に切り換えることができ、その出力と第１
，第２の入力データの３つの信号を第２の論理演算回路
で多数決を採ることにより、第１の入力データ又は第２
の入力データのいずれか一方を選択出力することが可能
となる。

【００６８】このことで、３つの共鳴トンネリングバイ
ポーラトランジスタによりデータ選択回路を構成するこ
とが可能となり、従来例に比べて能動素子数を極力少な
くすることが可能となる。また、増幅段数の低減から論
理出力動作の高速化を図ることが可能となる。

【００６９】これにより、従来例に比べて半導体集積回
路装置の高集積化及び高性能化に寄与するところが大き
い。

【図面の簡単な説明】

【図１】本発明に係る論理回路の原理図（その１）であ
る。

【図２】本発明に係る論理回路の原理図（その２）であ
る。

【図３】本発明の実施例に係るデータ選択回路の構成図
及びトランジスタ特性図である。

【図４】本発明の実施例に係る二入力ＥＮＯＲ回路の動
作説明図である。

【図５】本発明の実施例に係る三入力否定多数決回路の
動作説明図である。

【図６】従来例に係るデータ選択回路の構成図である。

【符号の説明】

１１…第１の論理演算回路、 １２…第２の論理演算回路、 Ａ…第１の入力データ、 Ｂ…第２の入力データ、 Ｓ…データ選択信号。 ＳＥＲ…演算結果データ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　第１の入力データ（Ａ）又は第２の入
   力データ（Ｂ）の一つをデータ選択信号（Ｓ）に基づい
   て選択出力する論理回路において、前記第１の入力デー
   タ（Ａ）とデータ選択信号（Ｓ）との排他論理和演算を
   する第１の論理演算回路（１１）と、前記第１の入力デ
   ータ（Ａ），第２の入力データ（Ｂ）及び前記第１の論
   理演算回路（１１）の結果出力データ（ＳＥＲ）に基づ
   いて三入力多数決演算をする第２の論理演算回路（１２
   ）とを具備し、前記第１，第２の論理演算回路（１１，
   　１２）が負性増幅特性を有する能動素子（ＲＨＥＴ　
   ）から成ることを特徴とする論理回路。
2. 【請求項２】　　請求項１記載の論理回路において、前
   記第１論理演算回路（１１）は第１のトランジスタ（Ｔ
   １）及び第１〜第４の抵抗素子（Ｒ１〜Ｒ４）から成り
   、前記第１のトランジスタ（Ｔ１）のベース（Ｂ）が第
   １〜第３の抵抗素子（Ｒ１〜Ｒ３）の一端に接続され、
   該第１のトランジスタ（Ｔ１）のエミッタ（Ｅ）が第２
   の電源線（ＧＮＤ）に接続され、該第１のトランジスタ
   （Ｔ１）のコレクタ（Ｃ）が第４の抵抗素子（Ｒ４）を
   介して第１の電源線（ＶＣＣ）に接続され、前記第１の
   抵抗素子（Ｒ１）の他の一端が前記第１の入力データ（
   Ａ）の入力部に接続され、前記第２の抵抗素子（Ｒ２）
   の他の一端が前記データ選択信号（Ｓ）の入力部に接続
   され、前記第３の抵抗素子（Ｒ３）の他の一端が前記第
   ２の電源線（ＧＮＤ）に接続され、また、前記第２論理
   演算回路（１２）は第２，第３のトランジスタ（Ｔ２，
   Ｔ３）及び第５〜第１０の抵抗素子（Ｒ５〜Ｒ１０）か
   ら成り、前記第２のトランジスタ（Ｔ２）のベース（Ｂ
   ）が第５〜第７の抵抗素子（Ｒ５〜Ｒ７）の一端に接続
   され、かつ、該第２のトランジスタ（Ｔ２）のコレクタ
   （Ｃ）に接続され、前記第２のトランジスタ（Ｔ２）の
   エミッタ（Ｅ）が第２の電源線（ＧＮＤ）に接続され、
   該第２のトランジスタ（Ｔ２）のコレクタ（Ｃ）が第８
   の抵抗素子（Ｒ８）を介して前記第３のトランジスタ（
   Ｔ３）のベース（Ｂ）に接続され、前記第３のトランジ
   スタ（Ｔ３）のエミッタ（Ｅ）が第２の電源線（ＧＮＤ
   ）に接続され、該第３のトランジスタ（Ｔ３）のコレク
   タ（Ｃ）が第１０の抵抗素子（Ｒ１０）を介して第１の
   電源線（ＶＣＣ）に接続され、前記第５の抵抗素子（Ｒ
   ５）の他の一端が前記第１のトランジスタ（Ｔ１）のコ
   レクタ（Ｃ）に接続され、前記第６の抵抗素子（Ｒ６）
   の他の一端が前記第２の入力データ（Ｂ）の入力部に接
   続され、前記第７抵抗素子（Ｒ７）の他の一端が前記第
   １の入力データ（Ａ）の入力部に接続され、前記第３の
   トランジスタ（Ｔ３）のベース（Ｂ）と第２の電源線（
   ＧＮＤ）との間に前記第９の抵抗素子（Ｒ９）が接続さ
   れることを特徴とする論理回路。