JPH02246609A - 論理回路 - Google Patents
論理回路Info
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- JPH02246609A JPH02246609A JP1068329A JP6832989A JPH02246609A JP H02246609 A JPH02246609 A JP H02246609A JP 1068329 A JP1068329 A JP 1068329A JP 6832989 A JP6832989 A JP 6832989A JP H02246609 A JPH02246609 A JP H02246609A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/212—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using bipolar transistors
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/36—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of semiconductors, not otherwise provided for
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- Logic Circuits (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
論理回路に関し、
ヒステリシス特性を利用することで、少ない能動素子で
ラッチ回路を構成することのできる論理回路を提供する
ことを目的とし、 排他的論理和ゲートと、ヒステリシス特性を有する状態
保持回路とからなり、該状態保持回路の二つの入力の一
方にデータ信号を供給し、他方にクロック信号と状態保
持回路の出力信号の排他的論理和を入れるように接続し
、クロック信号の高レベルのときデータ信号をそのまま
出力し、クロック信号が低レベルのとき出力を保持する
ように構成する。
ラッチ回路を構成することのできる論理回路を提供する
ことを目的とし、 排他的論理和ゲートと、ヒステリシス特性を有する状態
保持回路とからなり、該状態保持回路の二つの入力の一
方にデータ信号を供給し、他方にクロック信号と状態保
持回路の出力信号の排他的論理和を入れるように接続し
、クロック信号の高レベルのときデータ信号をそのまま
出力し、クロック信号が低レベルのとき出力を保持する
ように構成する。
本発明は、論理回路に係り、詳しくはランチ回路と呼ば
れる順序論理回路に関する。
れる順序論理回路に関する。
ディジタル論理回路を大別すれば、出力が現時点におけ
る入力のみによって決まるような組合せ論理回路（ｃｏ
ｍｂｉｎａｔｉｏｎａｌ ｃｉｒｃｕｉｔ）と、出力が
現時点の入力だけでは決まらず、現時点の回路の状態や
過去の入力によって左右されるような順序回路（ｓｅｑ
ｕｅｎｔｉａｌ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）とがあ
る。この順序論理回路を構成するのに必要な基本回路と
してはラッチ回路、フリップフロップ回路がある。ラッ
チ回路二つでフリップフロップ回路を構成できるため、
ラッチ回路とＮＯＲ（またはＮＡＮＤ）ゲートだけで、
全ての論理回路を構成できることが知られている。
る入力のみによって決まるような組合せ論理回路（ｃｏ
ｍｂｉｎａｔｉｏｎａｌ ｃｉｒｃｕｉｔ）と、出力が
現時点の入力だけでは決まらず、現時点の回路の状態や
過去の入力によって左右されるような順序回路（ｓｅｑ
ｕｅｎｔｉａｌ ｌｏｇｉｃ ｃｉｒｃｕｉｔ）とがあ
る。この順序論理回路を構成するのに必要な基本回路と
してはラッチ回路、フリップフロップ回路がある。ラッ
チ回路二つでフリップフロップ回路を構成できるため、
ラッチ回路とＮＯＲ（またはＮＡＮＤ）ゲートだけで、
全ての論理回路を構成できることが知られている。
近年、ＬＳＩの高集積化、高速化の要請に伴い、かかる
要請に沿った簡単な構成のラッチ回路が望まれる傾向に
ある。
要請に沿った簡単な構成のラッチ回路が望まれる傾向に
ある。
従来の論理回路においては、このラッチ回路を構成する
ための論理素子として、通常のトランジスタを用いてい
る０例えば、Ｄラッチ回路はＤ入力とクロック入力があ
り、Ｄ入力に加えられた情報をクロックパルスによって
フリツブフロップに蓄え、出力Ｑとして取り出している
。そして、論理素子としては、例えばＴＴＬであれば、
多数のバイポーラトランジスタを使用し、ＥＣＬであれ
ばバッファを除いても、少なくとも７つのトランジスタ
を使用している。
ための論理素子として、通常のトランジスタを用いてい
る０例えば、Ｄラッチ回路はＤ入力とクロック入力があ
り、Ｄ入力に加えられた情報をクロックパルスによって
フリツブフロップに蓄え、出力Ｑとして取り出している
。そして、論理素子としては、例えばＴＴＬであれば、
多数のバイポーラトランジスタを使用し、ＥＣＬであれ
ばバッファを除いても、少なくとも７つのトランジスタ
を使用している。
〔発明が解決しようとする課題〕
しかしながら、このような従来の論理回路にあっては、
状態の保持のために複数のトランジスタを必要とし、ク
ロック入力による状態の書替えの制御の回路を含め、多
数のトランジスタを必要としていた。これは、高集積化
、高速化の点で不利であるという問題点があった。
状態の保持のために複数のトランジスタを必要とし、ク
ロック入力による状態の書替えの制御の回路を含め、多
数のトランジスタを必要としていた。これは、高集積化
、高速化の点で不利であるという問題点があった。
一方、上記問題点に対−してヒステリシス特性のある素
子を用いれば、一つの素子で状態を保持することができ
ることは明らかであるり、したがって、状態保持のため
のトランジスタは少なくてすむ、しかし、クロック入力
による状態の書替えの制御や、出力の取り出し方法全工
夫しなければ、ラッチ回路を構成することは出来ず、有
効な解決策とはなっていない。
子を用いれば、一つの素子で状態を保持することができ
ることは明らかであるり、したがって、状態保持のため
のトランジスタは少なくてすむ、しかし、クロック入力
による状態の書替えの制御や、出力の取り出し方法全工
夫しなければ、ラッチ回路を構成することは出来ず、有
効な解決策とはなっていない。
そこで本発明は、ヒステリシス特性を利用することで、
少ない能動素子でラッチ回路を構成することのできる論
理回路を提供することを目的としている。
少ない能動素子でラッチ回路を構成することのできる論
理回路を提供することを目的としている。
本発明による論理回路は上記目的達成のため、排他的論
理和ゲートと、ヒステリシス特性を有する状態保持回路
とからなり、該状態保持回路の二つの入力の一方にデー
タ信号を供給し、他方にクロック信号と状態保持回路の
出力信号の排他的論理和を入れるように接続し、クロッ
ク信号の高レベルのときデータ信号をそのまま出力し、
クロック信号が低レベルのとき出力を保持するように構
成している。
理和ゲートと、ヒステリシス特性を有する状態保持回路
とからなり、該状態保持回路の二つの入力の一方にデー
タ信号を供給し、他方にクロック信号と状態保持回路の
出力信号の排他的論理和を入れるように接続し、クロッ
ク信号の高レベルのときデータ信号をそのまま出力し、
クロック信号が低レベルのとき出力を保持するように構
成している。
本発明では、クロック信号が“０” （低レベルをいう
。以下、同様）のときには状態保持回路の一方の入力Ａ
には現在の出力Ｑと同じ値が入る。
。以下、同様）のときには状態保持回路の一方の入力Ａ
には現在の出力Ｑと同じ値が入る。
このため、他方の入力Ｂに入るデータ信号りの値に拘ら
ず、状態保持回路の両方の入力Ａ、Ｂに現在の出力Ｑの
反対の信号が入ることはなく、該出力Ｑは変化しない。
ず、状態保持回路の両方の入力Ａ、Ｂに現在の出力Ｑの
反対の信号が入ることはなく、該出力Ｑは変化しない。
一方、クロック信号が“１” （高レベルをいう。
以下、同様）のときには状態保持回路の一方の入力Ａに
は現在の出力Ｑと反対の値が入る。このため、他方の入
力Ｂに入るデータ信号りの値が現在の出力Ｑの反対の値
であれば出力Ｑは反転し、該出力Ｑはデータ信号りと同
じ値になる。
は現在の出力Ｑと反対の値が入る。このため、他方の入
力Ｂに入るデータ信号りの値が現在の出力Ｑの反対の値
であれば出力Ｑは反転し、該出力Ｑはデータ信号りと同
じ値になる。
したがって、クロック信号が１′のときデータ信号りが
そのまま出力され、クロック信号が“θ″のときには出
力Ｑが保持されるというラッチ回路として動作する。
そのまま出力され、クロック信号が“θ″のときには出
力Ｑが保持されるというラッチ回路として動作する。
以下、本発明を図面に基づいて説明する。
皿凰隨肌
最初に、本発明の詳細な説明する。
第１図は本発明の原理説明図である。この図において、
本発明に係る論理回路は大きく分けて排他的論理和ゲー
ト１およびヒステリシスを利用した状態保持回路２によ
り構成される。排他的論理和ゲート１は一般には、二つ
の入力信号が異なったときだけ出力が１″になる回路で
、Ｅｘｃｌｕｓｔｖｅｌｙ ＯＲ（ＥＸ−ＯＲ）と呼
ばれ、その論理は次の真理値表で表わされる。
本発明に係る論理回路は大きく分けて排他的論理和ゲー
ト１およびヒステリシスを利用した状態保持回路２によ
り構成される。排他的論理和ゲート１は一般には、二つ
の入力信号が異なったときだけ出力が１″になる回路で
、Ｅｘｃｌｕｓｔｖｅｌｙ ＯＲ（ＥＸ−ＯＲ）と呼
ばれ、その論理は次の真理値表で表わされる。
一方、状態保持回路２は両方の入力が“ときは出力は“
０”、両方の入力が“１”は出力は“１” 一方が“０
”で他方が“ときは前の出力を保持するように動作し、
理は次の真理値表で表される。
０”、両方の入力が“１”は出力は“１” 一方が“０
”で他方が“ときは前の出力を保持するように動作し、
理は次の真理値表で表される。
（本頁、以下余白）
０３の
のとき
１”の
その論
この論理回路の動作の基本になっているのは次の二つの
事実である。
事実である。
ｉ）排他的論理和ゲートでは一方の入力を“０”とする
と１．出力は他方の入力と同じ値になり、一方の入力を
“１”とすると、出力は他方の入力の反対の値になる。
と１．出力は他方の入力と同じ値になり、一方の入力を
“１”とすると、出力は他方の入力の反対の値になる。
ｉｉ ）状態保持回路２の出力が変化するのは、現在の
出力Ｑの反対の信号を両方の入力Ａ。
出力Ｑの反対の信号を両方の入力Ａ。
Ｂに入れたときだけである。
この２つの事実に基づき、本論理回路の動作を説明する
。
。
まず、クロック入力（クロック信号に相当）Ｃが“０゛
の場合を考える。このときには状態保持回路２の入力Ａ
には現在の出力Ｑと同じ値が入る。
の場合を考える。このときには状態保持回路２の入力Ａ
には現在の出力Ｑと同じ値が入る。
このため、状態保持回路２の入力Ｂに入るデータ入力（
データ信号に相当）Ｄの値にかかわらず、状態保持回路
２の両方の入力Ａ、 Ｂに現在の出力Ｑの反対の信号が
入ることはない、したがって、出力Ｑは変化しない。
データ信号に相当）Ｄの値にかかわらず、状態保持回路
２の両方の入力Ａ、 Ｂに現在の出力Ｑの反対の信号が
入ることはない、したがって、出力Ｑは変化しない。
一方、クロック入力が“１”の場合には、状態保持回路
２の入力Ａには現在の出力Ｑと反対の値が入る。このた
め、状態保持回路２の入力Ｂに入るデータ入力りの値が
現在の出力Ｑの反対の値であれば、出力は反転する。し
たがって、出力Ｑはデータ人力りの値と同じになる。
２の入力Ａには現在の出力Ｑと反対の値が入る。このた
め、状態保持回路２の入力Ｂに入るデータ入力りの値が
現在の出力Ｑの反対の値であれば、出力は反転する。し
たがって、出力Ｑはデータ人力りの値と同じになる。
以上のことから、この論理回路はクロック入力が“１”
のときデータ入力がそのまま出力され、クロック入力が
“０”のときは出力が保持されるというランチ回路とし
て動作することが判る。
のときデータ入力がそのまま出力され、クロック入力が
“０”のときは出力が保持されるというランチ回路とし
て動作することが判る。
実見■
次に、上記原理に基づく本発明の論理回路の一実施例に
ついて第２〜７図を参照して説明する。
ついて第２〜７図を参照して説明する。
第２図（ａ）は本発明の論理回路であるラッチ回路をサ
ーキュットレベルで示した図であり、第２図（ｂ）はラ
ッチ回路をロジックレベルで示した図である。この例で
は、能動素子として負性コンダクタンスを持ち高速機能
素子として注目されている共鳴トンネリンング・ホット
エレクトロントランジスタ（以下、ＲＨＥＴという）を
用いている。この素子の負性コンダクタンスを利用する
ことで、排他的論理和ゲートと状態保持回路の両方を、
きわめて小数のトランジスタで構成することが可能にな
っている。
ーキュットレベルで示した図であり、第２図（ｂ）はラ
ッチ回路をロジックレベルで示した図である。この例で
は、能動素子として負性コンダクタンスを持ち高速機能
素子として注目されている共鳴トンネリンング・ホット
エレクトロントランジスタ（以下、ＲＨＥＴという）を
用いている。この素子の負性コンダクタンスを利用する
ことで、排他的論理和ゲートと状態保持回路の両方を、
きわめて小数のトランジスタで構成することが可能にな
っている。
ここで、ＲＨＥＴはＬＳＩの高集積化、高速化の意図の
もとに、本出願人が先に提案したもので、その構造およ
び原理については既に特開昭６２−１８１４６８号公報
に記載され開示している。
もとに、本出願人が先に提案したもので、その構造およ
び原理については既に特開昭６２−１８１４６８号公報
に記載され開示している。
第２図（ａ）（ｂ）において、１１はＥＸ−Ｎ。
Ｒゲート、１２は状態保持回路であり、この例ではＥＸ
−ＮＯＲゲート１１と状態保持回路１２のどちらも本発
明の原理の項で説明したものに比べて出力が反転してい
る。このため、この回路はクロック入力が“ｌ”のとき
データ入力の否定が出力され、クロック入力が“０”の
ときは出力が保持されるという動作をする。これは、ラ
ッチ回路のあとに否定回路を接続したものに相当する。
−ＮＯＲゲート１１と状態保持回路１２のどちらも本発
明の原理の項で説明したものに比べて出力が反転してい
る。このため、この回路はクロック入力が“ｌ”のとき
データ入力の否定が出力され、クロック入力が“０”の
ときは出力が保持されるという動作をする。これは、ラ
ッチ回路のあとに否定回路を接続したものに相当する。
ＥＸ−ＮＯＲゲート１１はＲＨＥＴ１３および抵抗Ｒ１
〜Ｒ４により構成される。なお、ここで用いられている
ＲＨＥＴ１３は通常のバイポーラトランジスタではな（
ＲＨＥＴであるが、バイポーラトランジスタと同じ記号
を用いている。
〜Ｒ４により構成される。なお、ここで用いられている
ＲＨＥＴ１３は通常のバイポーラトランジスタではな（
ＲＨＥＴであるが、バイポーラトランジスタと同じ記号
を用いている。
第３図にＲＨＥＴ１３の特性を示す、そして、第９図に
ＲＨＥＴの構造バンドダイヤグラムを示す。
ＲＨＥＴの構造バンドダイヤグラムを示す。
ＲＨＥＴの構造は、例えばｎ” ＧａＡｓのコレクタ層
１０、ＡｌＧａＡｓのコレクタバリヤ層２０、ｎＧａＡ
ｓのベース層３０、ＡｌｌＧａＡｓとＧａＡｓよりなる
超格子構造のエミッタバリャ４０及びれ。
１０、ＡｌＧａＡｓのコレクタバリヤ層２０、ｎＧａＡ
ｓのベース層３０、ＡｌｌＧａＡｓとＧａＡｓよりなる
超格子構造のエミッタバリャ４０及びれ。
ＧａＡｓよりなるエミツタ層５０からなる。このトラン
ジスタは、熱平衡状態では第９図（ａ）の如きバンドダ
イヤグラムを有しているが、エミッタ５０とコレクタ１
０間に電圧ＶＣ□を印加して、（第９図（ｂ）） 、エ
ミッタ５０とベース３０間に所定の電圧ＶＩＥを印加す
ると、第９図（Ｃ）の如く、エミッタ・ベース間の電圧
■、がある一定の値のとき、エミッタからベースに注入
される電子の数が多くなるという特性を持つ。そして、
ベースに注入された電子はホットエレクトロンとなり、
ベース中を高速で駆は抜けたのち、散乱でエネルギーを
失った一部の電子を除きコレクタに達する。さらに、エ
ミッタ・ベース間電圧を高くすると、第９図（ｄ）の如
くエミッタからの電子の注入はなくなり、コレクタ電流
は減少する。そして、さらにエミッタ・ベース間電圧が
高くなると、再びコレクタ電流は高くなる。この−とき
、エミッタ・ベース間電圧Ｖｂａの変化に対してベース
電流１ｂおよびコレクタ電流１ｃが第３図に示すように
負性特性を呈する。このＥＸ−ＮＯＲゲート１１のみを
抜き出すと、第４図のように示され、これは各抵抗Ｒ。
ジスタは、熱平衡状態では第９図（ａ）の如きバンドダ
イヤグラムを有しているが、エミッタ５０とコレクタ１
０間に電圧ＶＣ□を印加して、（第９図（ｂ）） 、エ
ミッタ５０とベース３０間に所定の電圧ＶＩＥを印加す
ると、第９図（Ｃ）の如く、エミッタ・ベース間の電圧
■、がある一定の値のとき、エミッタからベースに注入
される電子の数が多くなるという特性を持つ。そして、
ベースに注入された電子はホットエレクトロンとなり、
ベース中を高速で駆は抜けたのち、散乱でエネルギーを
失った一部の電子を除きコレクタに達する。さらに、エ
ミッタ・ベース間電圧を高くすると、第９図（ｄ）の如
くエミッタからの電子の注入はなくなり、コレクタ電流
は減少する。そして、さらにエミッタ・ベース間電圧が
高くなると、再びコレクタ電流は高くなる。この−とき
、エミッタ・ベース間電圧Ｖｂａの変化に対してベース
電流１ｂおよびコレクタ電流１ｃが第３図に示すように
負性特性を呈する。このＥＸ−ＮＯＲゲート１１のみを
抜き出すと、第４図のように示され、これは各抵抗Ｒ。
〜Ｒ４を抵抗値をもって表示したちのである。
但し、 Ｒ＋ ”’Ｒｚ ＝Ｒｉ
Ｒ３＝Ｒｈ
Ｒ４＝ＲＬ
という値になっている。このようなＥＸ−ＮＯＲゲート
１１ではＲＨＥＴ１３“の入力抵抗より小さな抵抗Ｒ３
（抵抗値：Ｒ２）をベースに接続しており、したがって
、このＲＨＥＴ１３はほぼ電圧駆動されていると考える
ことができる。簡単のため前段（図示時）の出力抵抗が
代わらないとすると、二つの入力電圧Ｃ，Ｄの中間の電
圧が入力抵抗ＲＩ＋Ｒｚ（抵抗値：Ｒ１）の半分の値の
抵抗Ｒｔ／２とベースとグランド（ＧＮＤ）との間の抵
抗Ｒ５とで分圧したものが、ベースにかかるとみなして
よい。したがって、第５図に特性図を不すよっに、この
電位が、入力Ｃ，Ｄが両方とも“Ｏ”のとき立上り電圧
付近に、入力Ｃ，Ｄの一方力びＯ”他方が“ｌ゛のとき
ピーク電圧付近に、Ｃ，Ｄの両方“１”のときバレイ電
圧付近にくるように、抵抗比を選ぶ、こうすると、一方
が“０”、他方が“ｌ”のときのみ電流が多（流れて出
力電圧が下がり、他の場合には電流があまり流れず、出
力電圧が高いままである。したがって、排他的論理和（
ＥＸ−ＯＲ）の否定であるＥＸ−ＮＯＲとして動作する
。
１１ではＲＨＥＴ１３“の入力抵抗より小さな抵抗Ｒ３
（抵抗値：Ｒ２）をベースに接続しており、したがって
、このＲＨＥＴ１３はほぼ電圧駆動されていると考える
ことができる。簡単のため前段（図示時）の出力抵抗が
代わらないとすると、二つの入力電圧Ｃ，Ｄの中間の電
圧が入力抵抗ＲＩ＋Ｒｚ（抵抗値：Ｒ１）の半分の値の
抵抗Ｒｔ／２とベースとグランド（ＧＮＤ）との間の抵
抗Ｒ５とで分圧したものが、ベースにかかるとみなして
よい。したがって、第５図に特性図を不すよっに、この
電位が、入力Ｃ，Ｄが両方とも“Ｏ”のとき立上り電圧
付近に、入力Ｃ，Ｄの一方力びＯ”他方が“ｌ゛のとき
ピーク電圧付近に、Ｃ，Ｄの両方“１”のときバレイ電
圧付近にくるように、抵抗比を選ぶ、こうすると、一方
が“０”、他方が“ｌ”のときのみ電流が多（流れて出
力電圧が下がり、他の場合には電流があまり流れず、出
力電圧が高いままである。したがって、排他的論理和（
ＥＸ−ＯＲ）の否定であるＥＸ−ＮＯＲとして動作する
。
次に、再び第２図に戻り、状態保持回路１２は２つのＲ
ＨＥＴ１４．１５および抵抗Ｒ３〜Ｒ８により構成され
る。ＲＨＥＴ１４はベースとコレクタが接続されている
ので、このＲＨＥＴ１４は第３図と同じ電流電圧特性を
持つダイオードとして動作する。
ＨＥＴ１４．１５および抵抗Ｒ３〜Ｒ８により構成され
る。ＲＨＥＴ１４はベースとコレクタが接続されている
ので、このＲＨＥＴ１４は第３図と同じ電流電圧特性を
持つダイオードとして動作する。
そして、このダイオードに抵抗を通して電圧を加えると
、第６図に示すような負荷線によりヒステリシスを持つ
ようにすることができる。すなわち、入力電圧が低い所
では素子の電流電圧特性と負荷線との交点は一つしかな
く、安定動作点も一つしかない。入力電圧を上げていく
と負荷線が右に移動し、それに従って動作点も右に移動
する。さらに入力電圧を上げると、素子の電流電圧特性
と負荷線との交点は三つになり、安定動作点も二つにな
る。しかし、もとの動作点に近い、素子にかかる電圧が
小さい方の動作点で動作する。さらに入力電圧を上げる
と、素子にかかる電圧が小さい方の交点が無くなり、電
圧が高い状態に動作点が跳ぶ。逆に、この状態から入力
電圧を下げていったときには、安定動作点が二つある入
力電圧範囲においては、素子にかかる電圧は高いままで
あり、安定点が一つになる電圧まで下げてはじめて、素
子にかかる電圧が低い状態に移る。
、第６図に示すような負荷線によりヒステリシスを持つ
ようにすることができる。すなわち、入力電圧が低い所
では素子の電流電圧特性と負荷線との交点は一つしかな
く、安定動作点も一つしかない。入力電圧を上げていく
と負荷線が右に移動し、それに従って動作点も右に移動
する。さらに入力電圧を上げると、素子の電流電圧特性
と負荷線との交点は三つになり、安定動作点も二つにな
る。しかし、もとの動作点に近い、素子にかかる電圧が
小さい方の動作点で動作する。さらに入力電圧を上げる
と、素子にかかる電圧が小さい方の交点が無くなり、電
圧が高い状態に動作点が跳ぶ。逆に、この状態から入力
電圧を下げていったときには、安定動作点が二つある入
力電圧範囲においては、素子にかかる電圧は高いままで
あり、安定点が一つになる電圧まで下げてはじめて、素
子にかかる電圧が低い状態に移る。
いま、状態保持回路１２のみを抜き出し、各抵抗Ｒ６〜
Ｒａを次のような抵抗値で表すと、第７図のようになる
。
Ｒａを次のような抵抗値で表すと、第７図のようになる
。
Ｒｓ ＝Ｒｈ ＝Ｒｔ
Ｒｆｆ ＝Ｒ。
Ｒ＠＝Ｒｔ
このような回路では、二つの入力Ａ、Ｂが抵抗Ｒ，を介
してつながっている。簡単のため、やはり同様に前段の
出力抵抗が変わらないとすると、二つの入力電圧の中間
の電圧を持つ電圧源を元の抵抗Ｒ８の半分の値の抵抗を
通してダイオードにつないだのと等価である。したがっ
て、第６図に特性図を示したように、両方の入力Ａ、Ｂ
が“０”のときは、ピークより前に一つだけ安定点を持
ち（負荷線■）、一方が“０”、他方が“工”のとき二
つの安定点を持ち（負荷線■）、両方が“０”のときバ
レイより後に一つだけ安定点を持つように（負荷線■）
、抵抗ＲＬと入力レベルを選ぶ。
してつながっている。簡単のため、やはり同様に前段の
出力抵抗が変わらないとすると、二つの入力電圧の中間
の電圧を持つ電圧源を元の抵抗Ｒ８の半分の値の抵抗を
通してダイオードにつないだのと等価である。したがっ
て、第６図に特性図を示したように、両方の入力Ａ、Ｂ
が“０”のときは、ピークより前に一つだけ安定点を持
ち（負荷線■）、一方が“０”、他方が“工”のとき二
つの安定点を持ち（負荷線■）、両方が“０”のときバ
レイより後に一つだけ安定点を持つように（負荷線■）
、抵抗ＲＬと入力レベルを選ぶ。
こうすることにより、素子にかかる電圧は、両方の入力
が“０”のときはピーク電圧より低い値、一方が“０”
、他方−が“１″のときは、前の状態が低ければ低い値
、高ければ高い値、両方とも“１”のときは、バレイ電
圧より高い値となる。
が“０”のときはピーク電圧より低い値、一方が“０”
、他方−が“１″のときは、前の状態が低ければ低い値
、高ければ高い値、両方とも“１”のときは、バレイ電
圧より高い値となる。
したがって、このダイオードに抵抗Ｒ４をそれぞれ通し
て二つの入力Ａ、Ｂを接続し、一方の入力が“Ｏ”、他
方が１′のときのみ、ヒステリシス領域に動作点がくる
ようにしてやれば、状態を保持できることが判る。しか
、し、このままでは出力の電圧変化が少ないのでＲＨｇ
Ｔ１５により電圧変化を増幅している。また、ＲＨＥＴ
１５のエミッタ抵抗Ｒ１を入れことにより、ＲＨＥＴ１
５を負性コンダクタンス領域より小さい電圧領域で動作
させている。
て二つの入力Ａ、Ｂを接続し、一方の入力が“Ｏ”、他
方が１′のときのみ、ヒステリシス領域に動作点がくる
ようにしてやれば、状態を保持できることが判る。しか
、し、このままでは出力の電圧変化が少ないのでＲＨｇ
Ｔ１５により電圧変化を増幅している。また、ＲＨＥＴ
１５のエミッタ抵抗Ｒ１を入れことにより、ＲＨＥＴ１
５を負性コンダクタンス領域より小さい電圧領域で動作
させている。
以上のように、ＥＸ−ＮＯＲゲート１１＃よび状態保持
回路１２を構成し、これらを組合わせてラッチ回路を作
ると、本発明の原理の項で述べたように作動し、これに
よりラッチ回路を簡単に構成することができる。特に、
ＲＨＥＴ等の負性コンダクタンスを持つ素子を用いた場
合、状態保持回路とともにＥＸ−ＮＯＲが簡単に構成で
きるため、能動素子を著しく低減できる。因に、従来の
ＥＣＬでは前述したように７つのトランジスタが必要で
あるが、本実施例では３つのトランジスタで済む。その
結果、高集積化、高速化という要請に沿うことができる
。
回路１２を構成し、これらを組合わせてラッチ回路を作
ると、本発明の原理の項で述べたように作動し、これに
よりラッチ回路を簡単に構成することができる。特に、
ＲＨＥＴ等の負性コンダクタンスを持つ素子を用いた場
合、状態保持回路とともにＥＸ−ＮＯＲが簡単に構成で
きるため、能動素子を著しく低減できる。因に、従来の
ＥＣＬでは前述したように７つのトランジスタが必要で
あるが、本実施例では３つのトランジスタで済む。その
結果、高集積化、高速化という要請に沿うことができる
。
なお、上記実施例では出力百を直接に取り出しているが
、これに限らず、例えば第８図に示すように、エミッタ
ホロワ−接続したトランジスタ１６をバッファとして付
加し、駆動能力を増やすようにしてもよい。
、これに限らず、例えば第８図に示すように、エミッタ
ホロワ−接続したトランジスタ１６をバッファとして付
加し、駆動能力を増やすようにしてもよい。
本発明によれば、ヒステリシスを利用した状態保持回路
を用いることにより、少ない能動素子でう・７千回路を
簡単に構成することができる。その結果、このようなラ
ッチ回路を利用すればＬＳＩの高集積化、高速化を図る
ことができる。
を用いることにより、少ない能動素子でう・７千回路を
簡単に構成することができる。その結果、このようなラ
ッチ回路を利用すればＬＳＩの高集積化、高速化を図る
ことができる。
第１図は本発明の原理説明図、
第２〜７図は本発明に係る論理回路の一実施例を示す図
であり、 第２図はその回路図、 第３図はそのＲＨＥＴの特性を示す図、第４図はそのＥ
Ｘ−ＮＯＲゲートの回路図、第５図はそのＥＸ−ＮＯＲ
ゲートの特性を示す図、 第６図はその状態保持回路の動作を説明する図、第７図
はその状態保持回路の回路図、 第８図は本発明に係る論理回路の他の実施例を示す回路
図、 第９図はＲＨＥＴの構造バンドダイヤグラムを示す図で
ある。 ｌ・・・・・・排他的論理和ゲート、 ２．１２・・・・・・状態保持回路、 １１・・・・・・ＥＸ−ＮＯＲゲート、１３〜１５・・
・・・・ＲＩ（Ｅ Ｔ 。 ｌ６・・・・・・トランジスタ、 Ｒ。 〜Ｒ。 ・・・・・・抵抗。 一実施例の回路図 第２図 第 図 一実施例のＲＨＥＴの特性を示す図 第３図 一実施例のＥＸ−ＮＯＲゲートの回路図第 図 一実施例の状態保持回路の動作を説明する図第６−図 一実施例のＥＸ−ＮＯＲゲートの特性を示す図第５図 一実施例の状態保持回路の回路図 第７図 他の実施例の回路図 第８図 第 図
であり、 第２図はその回路図、 第３図はそのＲＨＥＴの特性を示す図、第４図はそのＥ
Ｘ−ＮＯＲゲートの回路図、第５図はそのＥＸ−ＮＯＲ
ゲートの特性を示す図、 第６図はその状態保持回路の動作を説明する図、第７図
はその状態保持回路の回路図、 第８図は本発明に係る論理回路の他の実施例を示す回路
図、 第９図はＲＨＥＴの構造バンドダイヤグラムを示す図で
ある。 ｌ・・・・・・排他的論理和ゲート、 ２．１２・・・・・・状態保持回路、 １１・・・・・・ＥＸ−ＮＯＲゲート、１３〜１５・・
・・・・ＲＩ（Ｅ Ｔ 。 ｌ６・・・・・・トランジスタ、 Ｒ。 〜Ｒ。 ・・・・・・抵抗。 一実施例の回路図 第２図 第 図 一実施例のＲＨＥＴの特性を示す図 第３図 一実施例のＥＸ−ＮＯＲゲートの回路図第 図 一実施例の状態保持回路の動作を説明する図第６−図 一実施例のＥＸ−ＮＯＲゲートの特性を示す図第５図 一実施例の状態保持回路の回路図 第７図 他の実施例の回路図 第８図 第 図
Claims (1)
- 【特許請求の範囲】 排他的論理和ゲートと、ヒステリシス特性を有する状態
保持回路とからなり、 該状態保持回路の二つの入力の一方にデータ信号を供給
し、他方にクロック信号と状態保持回路の出力信号の排
他的論理和を入れるように接続し、クロック信号の高レ
ベルのときデータ信号をそのまま出力し、クロック信号
が低レベルのとき出力を保持するように構成したことを
特徴とする論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068329A JP2688366B2 (ja) | 1989-03-20 | 1989-03-20 | 論理回路 |
| US07/457,503 US5015874A (en) | 1989-03-20 | 1989-12-27 | Status holding circuit and logic circuit using the same |
| EP89124135A EP0388529B1 (en) | 1989-03-20 | 1989-12-29 | Logic circuits using a status holding circuit |
| DE68927882T DE68927882T2 (de) | 1989-03-20 | 1989-12-29 | eine Zustandshalteschaltung verwendende logische Schaltungen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068329A JP2688366B2 (ja) | 1989-03-20 | 1989-03-20 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246609A true JPH02246609A (ja) | 1990-10-02 |
| JP2688366B2 JP2688366B2 (ja) | 1997-12-10 |
Family
ID=13370683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068329A Expired - Lifetime JP2688366B2 (ja) | 1989-03-20 | 1989-03-20 | 論理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5015874A (ja) |
| EP (1) | EP0388529B1 (ja) |
| JP (1) | JP2688366B2 (ja) |
| DE (1) | DE68927882T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221866A (en) * | 1990-11-28 | 1993-06-22 | Fujitsu Limited | Sequential logic circuit having state hold circuits |
| US5426682A (en) * | 1990-11-28 | 1995-06-20 | Fujitsu Limited | Sequential logic circuit having state hold circuits |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0541840B1 (en) * | 1991-11-11 | 1993-07-14 | Hewlett-Packard GmbH | Formatter circuit |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3462613A (en) * | 1966-12-19 | 1969-08-19 | Bell Telephone Labor Inc | Anticoincidence circuit |
| JPS62181468A (ja) * | 1985-10-12 | 1987-08-08 | Fujitsu Ltd | 共鳴トンネリング・トランジスタで構成されたフリツプ・フロツプ |
| EP0225698B1 (en) * | 1985-10-12 | 1990-08-01 | Fujitsu Limited | Logic circuitry |
| SU1334367A1 (ru) * | 1985-11-29 | 1987-08-30 | Белорусский Политехнический Институт | Триггер-формирователь |
| JPH0795675B2 (ja) * | 1987-02-14 | 1995-10-11 | 富士通株式会社 | 比較回路 |
| US4907196A (en) * | 1987-04-28 | 1990-03-06 | Fujitsu Limited | Semiconductor memory device using resonant-tunneling transistor |
-
1989
- 1989-03-20 JP JP1068329A patent/JP2688366B2/ja not_active Expired - Lifetime
- 1989-12-27 US US07/457,503 patent/US5015874A/en not_active Expired - Lifetime
- 1989-12-29 DE DE68927882T patent/DE68927882T2/de not_active Expired - Fee Related
- 1989-12-29 EP EP89124135A patent/EP0388529B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5221866A (en) * | 1990-11-28 | 1993-06-22 | Fujitsu Limited | Sequential logic circuit having state hold circuits |
| US5426682A (en) * | 1990-11-28 | 1995-06-20 | Fujitsu Limited | Sequential logic circuit having state hold circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0388529B1 (en) | 1997-03-19 |
| DE68927882T2 (de) | 1997-10-16 |
| US5015874A (en) | 1991-05-14 |
| EP0388529A2 (en) | 1990-09-26 |
| JP2688366B2 (ja) | 1997-12-10 |
| EP0388529A3 (en) | 1991-09-25 |
| DE68927882D1 (de) | 1997-04-24 |
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