JPH04291926A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
にいわゆるＳＯＩ構造の絶縁基板上の半導体層にバイポ
ーラトランジスタを形成した半導体装置およびその製造
方法に関する。

【０００２】

【従来の技術】絶縁基板として、酸化膜を間に挟んで２
枚のシリコン基板を貼り合わせた貼り合わせ基板や、シ
リコン基板の１表面から酸素をイオン注入し、表面下所
定の深さに酸化領域を形成したサイモックス（ＳＩＭＯ
Ｘ）基板等が知られている。これらいわゆるＳＯＩ基板
は、表面の半導体層に半導体素子を形成し、周囲を誘電
体分離することができ、低寄生容量で高速動作できる半
導体素子を作製するのに適している。技術の向上により
、ＳＯＩ基板の酸化膜上のシリコン活性層の厚さもサブ
ミクロンのものが可能になっている。このようなＳＯＩ
基板を使って、高いｇｍで短チャネル効果を抑えたＭＯ
Ｓトランジスタを形成することができる。しかし、負荷
駆動能力を増大させるためには、バイポーラトランジス
タを作製することが望まれる。通常のバイポーラトラン
ジスタは、電流を縦方向に流すバーティカル構造を採用
するが、ＳＯＩ基板の場合、バーティカルバイポーラト
ランジスタを作製することは、工程数が多くなり、コレ
クタの埋め込み層を形成することが難しい等問題が多い
。そこで、ラテラル構造のバイポーラトランジスタが作
製される。

【０００３】図７は、従来の技術によるＳＯＩ構造のラ
テラルバイポーラトランジスタを示す。

【０００４】酸化シリコンＳｉＯ２　等で形成された絶
縁基板５１の上に、半導体素子作製用の半導体層５０が
形成されている。

【０００５】半導体層５０は、たとえばｐ型ベース領域
５２を形成するのに適したｐ型不純物濃度を有し、半導
体素子を形成すべき領域以外の部分は酸化され、素子分
離領域５５を形成する。素子分離領域５５に囲まれた素
子領域内において、選択的にｎ型不純物のドーピングが
行われ、ｎ型エミッタ領域５３、ｎ型コレクタ領域５４
が形成される。

【０００６】半導体素子形成用半導体層５０の上には、
ＳｉＯ２　等の絶縁層５７が形成され、所望の領域に開
口が形成される。これらの開口を介して、所望の半導体
領域と接触するｎ＋　型多結晶シリコン電極６２、６３
が形成される。

【０００７】同様にＳｉＯ２　等の絶縁膜５８が形成さ
れ、ｐ型領域５２上に開口を形成した後、ｐ＋　型多結
晶シリコン電極６１が形成される。

【０００８】図示の構成においては、多結晶シリコン電
極６１がベース引出し電極を形成し、多結晶シリコン電
極６２がエミッタ引出し電極を形成し、多結晶シリコン
電極６３がコレクタ引出し電極を構成する。これらの多
結晶シリコン電極６１、６２、６３は、相互に酸化シリ
コン等の絶縁層５７、５８、５９によって分離される。 絶縁層５９の所望領域には開口が設けられ、その開口を
介して、アルミニウム等の金属で形成されたベース電極
６４、エミッタ電極６５、コレクタ電極６６が形成され
る。ベース電極６４は、多結晶ベース引出し電極６１に
接触し、エミッタ電極６５は、多結晶エミッタ引出し電
極６２に接触し、コレクタ電極６６は、多結晶コレクタ
引出し電極６３に接触する。

【０００９】このようにして、ＳＯＩ構造を用いて、ラ
テラルバイポーラトランジスタが作製される。

【００１０】エミッタ領域５３、コレクタ領域５４は、
ｐ型半導体層５０の表面から不純物を拡散すること等に
よって作製される。この場合、エミッタ領域５３、コレ
クタ領域５４の境界は、表面から半導体層５０内に入る
にしたがって、互いに離れるように作製される。このた
め、ベース領域５２の横方向幅（ベース幅）は深さと共
に変化する。

【００１１】また、ｐ型ベース領域５２の表面において
、開口を形成し、多結晶シリコン電極によるベース引出
し電極６１を形成するためには、ｐ型ベース領域５２の
横方向寸法は一定の値以上に保たねばならない。たとえ
ば、ベース領域５２の横方向幅は、０．１〜０．１５μ
ｍが限界となる。

【００１２】

【発明が解決しようとする課題】高速動作ラテラルバイ
ポーラトランジスタを作製するためには、ベース幅はな
るべく狭く、かつ深さ方向になるべく均一にすることが
望ましい。

【００１３】本発明の目的は、ベース幅を深さ方向にお
いて均一に保ち、かつ十分高精度に作製することのでき
る半導体装置を提供することである。

【００１４】本発明の他の目的は、ベース幅を高精度に
制御することのできる半導体装置の製造方法を提供する
ことである。

【００１５】

【課題を解決するための手段】本発明の半導体装置は、
絶縁基板上に配置された第１導電型の単結晶半導体層と
、単結晶半導体層上に一部接触して形成された端部を有
するマスク層と、マスク層の端部側面上に形成された絶
縁領域と、単結晶半導体層の絶縁領域下方にイオン注入
で形成された第１導電型と逆の第２導電型のベース領域
と、単結晶半導体層のマスク層にも絶縁領域にも覆われ
ていない領域で、ベース領域に隣接してイオン注入で形
成された第１導電型のエミッタ領域とを有する。

【００１６】また、本発明の半導体装置の製造方法は、
絶縁基板上の第１導電型の単結晶半導体層の上にマスク
層を形成する工程と、マスク層をマスクとして用い、単
結晶半導体層に第１導電型と逆の第２導電型の不純物を
イオン注入して第２導電型領域を形成する工程と、マス
ク層を覆って絶縁物層を堆積し、異方性エッチングを行
うことによってマスク層側面上に絶縁領域を形成する工
程と、マスク層および絶縁領域をマスクとして第１導電
型の不純物をイオン注入して第１導電型のエミッタ領域
を形成すると共に絶縁領域の下に第２導電型のベース領
域を残す工程とを含む。

【００１７】

【作用】ベース領域６ａの幅が、マスク層４、５の側面
上に形成された絶縁領域７の厚さによって制御できるた
め、高精度のベース幅制御が可能である。

【００１８】ベース領域、エミッタ領域が、イオン注入
によって形成されるため、ベース幅がベース領域の深さ
方向に関して均一に作製できる。このため、高性能のラ
テラルバイポーラトランジスタが作製できる。

【００１９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００２０】図１は、本発明の実施例による半導体装置
を示す断面図である。絶縁基板１のうえに、単結晶半導
体層２が形成されており、この単結晶半導体層２内にラ
テラルバイポーラトランジスタが作製されている。

【００２１】すなわち、図中右側にｎ＋　型エミッタ領
域８が形成され、このエミッタ領域８に接続して幅の狭
いｐ型ベース領域６ａが形成され、その左側にはｎ型コ
レクタ領域、ｎ＋　型コレクタ取り出し領域１２が形成
されている。また、この単結晶半導体層２の表面部分に
は、ｐ型ベース領域６ａに接して、ｐ＋　型外部ベース
領域９が作製されている。

【００２２】外部ベース領域９の上には、ｐ型不純物を
含む多結晶半導体層４が絶縁層３の開口を接触して形成
されている。この多結晶半導体層４の上にはＳｉＯ２　
等の絶縁層５が形成されており、両層によってマスク層
を形成している。このマスク層４、５の側面には、いわ
ゆるサイドウォール酸化物として絶縁領域７が所定厚さ
形成されている。

【００２３】単結晶半導体層２と接触する多結晶半導体
層４の側面上には、ベース領域６ａと対応した絶縁領域
７が形成されており、その逆側にも同様の絶縁領域７が
形成されている。これら絶縁領域７の外縁に画定されて
、ｎ＋　型エミッタ領域８、コレクタ取り出し領域１２
が形成されている。

【００２４】これらエミッタ領域８およびコレクタ取り
出し領域１２上には、アルミニウム等の金属で形成され
たエミッタ電極１４およびコレクタ電極１６が形成され
ている。

【００２５】ベース領域６ａおよびエミッタ領域８は、
イオン注入によって形成される。このため、ベース領域
６ａおよびエミッタ領域８の境界は、単結晶半導体層２
の表面とほぼ垂直に画定されている。また、ベース領域
６ａおよびエミッタ領域８の不純物濃度分布も、深さ方
向に対してほぼ均一に分布させることができる。

【００２６】このようにして、深さ方向に対してほぼ均
一な厚さと不純物濃度を有するベース領域６ａが作製で
きるため、高性能のラテラルバイポーラトランジスタを
実現することができる。

【００２７】図２は、図１に示すラテラルバイポーラト
ランジスタを作製するための製造工程の要部を示す。

【００２８】まず、絶縁基板１上に形成された単結晶半
導体層２の上に、ＳｉＯ２　等の絶縁層３を形成し、そ
の所望領域に開口を作製する。続いて、単結晶半導体層
２表面に多結晶半導体層４および、その上にＳｉＯ２　
等の絶縁層５をプラズマＣＶＤ等により連続的に堆積す
る。 なお、「多結晶」の語は、アモルファスを含む広い概念
とする。

【００２９】これら多結晶半導体層４および絶縁層５の
上に、ホトレジスト層を形成し、所望パターンに露光し
てホトレジストのマスクを形成し、露出された絶縁層５
および多結晶半導体層４をイアクティブイオンエッチン
グ（ＲＩＥ）等のエッチングで除去する。その後、ホト
レジストも除去することによって、図２（Ａ）に示す構
成を得る。なお、多結晶半導体層４は、ソース材料に不
純物をドープするか、層作製後不純物をドープすること
によって、ｐ型不純物を多量にドープされている。

【００３０】パターニングされた多結晶半導体層４およ
び絶縁層５をマスクとして、ｐ型不純物、たとえばＢイ
オン、をイオン注入し、露出された領域にｐ型領域６を
作製する。

【００３１】その後、図２（Ｂ）に示すように、半導体
構造表面上に酸化物、窒化物等の絶縁層を所定厚さ堆積
し、リアクティブイオンエッチング（ＲＩＥ）等の異方
性エッチングを行う。異方性エッチングによって、単結
晶半導体層２表面に垂直な方向で所定厚さの絶縁層が除
去されると、単結晶半導体層２表面上の絶縁層および、
絶縁層５上の絶縁層は除去されるが、多結晶半導体層４
およびその上の絶縁層５の側面上に形成された絶縁層７
は、その上部がエッチングされた状態で残留する。すな
わち、絶縁領域７はいわゆるサイドウォール絶縁物を構
成する。この絶縁領域７の厚さは、絶縁層堆積時の厚さ
制御によって精度高く制御することができる。

【００３２】すなわち、絶縁領域７は、ｐ型領域６の上
に所定幅ほぼ垂直に形成される。多結晶半導体層４およ
びその上の絶縁層５、さらに側壁絶縁領域７をマスクと
して、ｎ型不純物（たとえば砒素Ａｓ）をイオン注入し
、ｎ＋　型領域８を作製する。この時、側壁酸化物であ
る絶縁領域７の下には、所定幅のｐ型領域６ａが残る。 このｐ型領域６ａがベース領域（真性ベース領域）を形
成する。

【００３３】すなわち、図２（Ａ）と（Ｂ）に示す２回
のイオン注入を、サイドウォールを構成する絶縁領域７
を形成介在させることによって行うことにより、絶縁領
域７の幅に相当するベース領域６ａを高精度に作製する
ことができる。

【００３４】その後、図２（Ｃ）に示すように、半導体
構造を所定温度に加熱し、所定時間保持することによっ
て、多結晶半導体層４からｐ型不純物を単結晶半導体層
２に拡散させ、ベース領域引出し用のｐ＋　型外部ベー
ス領域９を作製する。この外部ベース領域９は、多結晶
半導体層４とベース領域６ａとを電気的に接続する。

【００３５】このようにして、極めて薄いベース幅を有
するベース領域６ａを高精度に作製することができる。 酸化膜、窒化膜等による絶縁領域７の厚さは、たとえば
５０〜１００ｎｍとし、その厚さは約１０ｎｍ以下の精
度で制御することができる。このため、ベース領域６ａ
のベース幅を１０ｎｍ程度以下の精度に制御することが
できる。

【００３６】上述の製造方法において、たとえば、単結
晶半導体層２表面上の絶縁層３の厚さは、約１０〜５０
ｎｍ程度とし、多結晶半導体層４の厚さは、たとえば約
３００ｎｍ程度とし、その上の酸化膜等の絶縁膜５の厚
さは、たとえば約３００ｎｍ程度とする。ｐ型領域６の
イオン注入は、たとえばボロンを不純物濃度１Ｅ１８ｃ
ｍ−３程度となるように行なう。なお、単結晶半導体層
２は、ｎ型不純物をたとえば１Ｅ１７ｃｍ−３程度含む
。

【００３７】マスク層４、５の側壁上の絶縁領域７は、
たとえば厚さ約５０〜１００ｎｍのシリコン窒化膜によ
って形成される。図２（Ｂ）に示すエミッタ領域８作製
用のイオン注入は、たとえばｎ型不純物である燐（Ｐ）
を不純物濃度１Ｅ２０ｃｍ−３程度イオン注入すること
によって作製する。

【００３８】第１回目のイオン注入は、単結晶半導体層
２の導電型を補償、反転し、第２回目のイオン注入は、
第１回目のイオン注入による導電型をさらに補償、反転
する。

【００３９】このようにして、所定幅のベース領域を有
するラテラルバイポーラトランジスタを高精度に作製す
ることができる。

【００４０】なお、図２に示す製造方法においては、ベ
ース領域およびエミッタ領域の作製部分のみを示したが
、多結晶半導体層４およびその上の絶縁層５のパターニ
ングを調整することにより、図１に示すｎ＋　型コレク
タ取り出し領域１２を、エミッタ領域８作製と同時に作
製することができる。

【００４１】図１に示すラテラルバイポーラトランジス
タは、深さ方向に関し、均一なベース幅を有する高速動
作可能なラテラルバイポーラトランジスタを構成するが
、ベース電極は、単結晶半導体層２表面部分に形成され
た外部ベース領域９を介して、多結晶ベース領域４に接
続されている。このため、動作中において、深さ方向に
関し、ある程度の非対称性が存在する。

【００４２】図３は、深さ方向に関して、さらに対称性
を向上したラテラルバイポーラトランジスタの構造を示
す。図３（Ａ）は概略平面図を示し、図３（Ｂ）は概略
断面図を示す。

【００４３】本実施例においては、絶縁基板上の単結晶
半導体層は、ほぼ十字型の素子領域を残して選択酸化さ
れ、素子分離領域１０によって囲まれた単結晶半導体領
域を形成する。この十字型単結晶半導体領域のうち、対
向する２つの枝部分に外部ベース領域１８が形成される
。また、他の対向する２つの枝部分にエミッタ領域８お
よびコレクタ領域１２が形成される。外部ベース領域１
８には、ベース電極２０が接続され、エミッタ領域８に
はエミッタ電極１４、コレクタ領域１２にはコレクタ電
極１６が接続される。

【００４４】本構成においては、エミッタ領域８および
コレクタ領域１２に挟まれた真性ベース領域６ａは、そ
の側方から外部ベース領域１８を介して、電極に接続さ
れているため、深さ方向に関してほぼ均一な対照的構成
とすることができる。このため、単結晶半導体層の全厚
さを有効に利用したラテラルバイポーラトランジスタを
構成することができる。

【００４５】図４は、図３の概念に従うより具体的な構
成を有する実施例を示す。素子分離領域１０に囲まれた
素子領域は、真性ベース領域６ａを中心として、その上
下に外部ベース領域１８、その左右にコレクタ領域２、
１２およびエミッタ領域８を構成している。コレクタ領
域は、ｎ−　型活性コレクタ領域２と、ｎ＋型コレクタ
取り出し領域１２によって構成される。また、ｎ＋　型
エミッタ領域８は、ｎ−　型活性コレクタ領域２と所定
ギャップを介して対向し、その間に真性ベース領域６ａ
を画定する。この真性ベース領域６ａの上下には、ｐ型
不純物濃度の高い外部ベース領域１８が作製される。

【００４６】図４に示すラテラルバイポーラトランジス
タの真性ベース領域６ａを高精度に薄く作製する製造方
法を、図５、図６を参照して説明する。なお、図５（Ａ
）、（Ｂ）、（Ｃ）は、平面図を示し、図６（Ａ）、（
Ｂ）、（Ｃ）、（Ｄ）は、図５における６Ａ−６Ａ’、
６Ｂ−６Ｂ’、６Ｃ−６Ｃ’、６Ｄ−６Ｄ’に沿う断面
図を示す。

【００４７】まず、絶縁基板１上にｎ型単結晶シリコン
層２を有するＳＯＩ基板を準備する。

【００４８】次に、図５（Ａ）および図６（Ａ）に示す
ように、素子形成領域を囲んで単結晶シリコン層２を酸
化し、素子分離領域１０を作製する。たとえば、単結晶
半導体層の上に、窒化膜を作製し、ホトレジスト層を利
用してパターニングすることにより、素子領域に対応し
た窒化膜のマスクを作製する。続いて、単結晶シリコン
層を酸化することにより、窒化膜マスクで覆われた素子
領域を除いて単結晶シリコン層を酸化し、素子分離領域
１０を作製する。その後、窒化膜マスクを除去すること
により、素子領域を構成する単結晶半導体層２を形成す
る。ｎｐｎバイポーラトランジスタを作製する場合、単
結晶半導体層２は不純物濃度１Ｅ１７ｃｍ−３程度のｎ
−　型領域とする。

【００４９】次に、単結晶半導体層２の表面を約１０〜
５０ｎｍ程度酸化し、シリコン酸化膜２１を作製する。 このシリコン酸化膜上に、レジスト層を形成し、リソグ
ラフィによりパターニングすることにより、コレクタ引
き出し電極用のコンタクト孔を作製する。

【００５０】この上に図５（Ｂ）、図６（Ｂ）に示すよ
うに、ｎ＋　型多結晶シリコン層２２を厚さ約３００ｎ
ｍ形成し、所望パターンにパターニングして多結晶コレ
クタ取り出し領域２２を作製する。この多結晶コレクタ
取り出し領域２２は、酸化膜２１の開口２４に露出され
たコンタクト領域において、その下のｎ−　型コレクタ
領域２に接触する。

【００５１】多結晶コレクタ取り出し領域２２上に、酸
化シリコン等の絶縁層２３をたとえば厚さ約３００ｎｍ
程度堆積し、多結晶コレクタ取り出し層２２を覆う。絶
縁層２３上にホトレジスト層を形成し、ホトリソグラフ
ィを用いてＲＩＥでパターニングすることにより、図５
（Ｂ）、図６（Ｂ）に示すようなマスク層２２、２３を
形成する。この多結晶コレクタ取り出し領域２２および
絶縁層２３で形成されるマスク層は、基板表面にほぼ垂
直な側面を有する。

【００５２】このマスク層２２、２３をマスクとし、ｐ
型不純物、たとえばボロンを不純物濃度約１Ｅ１８ｃｍ
−３となるように不純物注入する。このようにして、マ
スク２２、２３外に露出された領域にｐ＋　型領域６が
形成される。

【００５３】次に、表面上に窒化シリコン膜を所定厚さ
堆積し、異方性エッチングを行うことによって側面上の
シリコン窒化膜７を残して他の部分を除去する。このよ
うにして、マスク層２２、２３の側面上に側壁窒化膜７
が形成される。

【００５４】図６（Ｃ）に示す側壁窒化膜７を作製した
状態において、基板上方よりｎ型不純物、たとえば燐（
Ｐ）をイオン注入し、ｐ＋　型領域６を補償してｎ＋　
型領域８を作製する。

【００５５】なお、外部ベース領域となる部分の上には
ホトレジスト層２６が形成され、これらの領域の下はイ
オン注入されない。この状態を図６（Ｄ）に示す。

【００５６】このようにして、エミッタ領域となる部分
にのみｎ型不純物が多量にドープされ、ｐ型不純物を補
償してｎ＋　型エミッタ領域８を形成する。たとえば、
エミッタ領域８はｎ型不純物濃度約１Ｅ２０ｃｍ−３程
度を有する。

【００５７】その後、ホトレジスト層２６、窒化膜７を
除去し、所定の電極を形成することにより、図４に示す
ようなラテラルバイポーラトランジスタを形成する。

【００５８】本実施例によれば、ラテラルバイポーラト
ランジスタのベース幅はマスク層側壁上に形成された窒
化膜７の厚さにより制御され、たとえば約１０ｎｍの精
度で、深さ方向には均一に作製することができる。

【００５９】以上説明した実施例によれば、ベース幅が
極めて薄く、かつ高精度に制御されたラテラルバイポー
ラトランジスタをＳＯＩ構造内に作製することができる
。

【００６０】このように本発明によるバイポーラトラン
ジスタは、素子が完全に誘電体で分離されているので、
極めて高速で動作することのできるバイポーラトランジ
スタを作製することが可能である。

【００６１】また、以上説明したラテラルバイポーラト
ランジスタの製造方法は、従来のバイポーラトランジス
タの製造方法と比べ、工程数およびマスク枚数が少ない
。従って、製造原価が低く、かつ高歩留りで作製するこ
とが可能となる。

【００６２】以上実施例に沿って、本発明を説明したが
、本発明はこれらに制限されるものではない。たとえば
、種々の変更、改良、組合せ等が可能なことは当業者に
自明であろう。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
ベース幅を均一にかつ極めて薄く高精度に制御すること
のできるバイポーラトランジスタおよびその製造方法が
提供される。

【００６４】このため、極めて高速度かつ高性能のバイ
ポーラトランジスタを有するＳＯＩ半導体集積回路を提
供することができる。

【図面の簡単な説明】

【図１】本発明の実施例を示す断面図である。

【図２】図１の構成を作製するための製造方法の要部を
示す。図２（Ａ）、（Ｂ）、（Ｃ）は、製造方法の要部
を示す断面図である。

【図３】本発明の他の実施例を示す。図３（Ａ）は平面
図、図３（Ｂ）は３Ｂ−３Ｂ’線に沿う断面図である。

【図４】図３の実施例のより具体的な構成を示す平面図
である。

【図５】図４の実施例を作製する製造方法の工程を説明
するための図である。図５（Ａ）、（Ｂ）、（Ｃ）は、
製造方法の要部工程を示す平面図である。

【図６】図４の実施例を作製するための製造方法の工程
を説明するための図である。図６（Ａ）、（Ｂ）、（Ｃ
）、（Ｄ）は、図５（Ａ）、（Ｂ）、（Ｃ）に示す６Ａ
−６Ａ’線、６Ｂ−６Ｂ’線、６Ｃ−６Ｃ’線、６Ｄ−
６Ｄ’線に沿う断面図である。

【図７】従来の技術によるＳＯＩ構造のラテラルバイポ
ーラトランジスタを示す断面図である。

【符号の説明】

１　　絶縁基板 ２　　単結晶半導体層 ３　　絶縁層 ４　　多結晶半導体層 ５　　絶縁層 ６ａ　　ベース領域 ７　　絶縁領域（サイドウォール） ８　　エミッタ領域 ９　　外部ベース領域 １０　　素子分離領域 １２　　コレクタ取り出し領域 １４　　エミッタ電極 １６　　コレクタ電極 １８　　外部ベース領域 ２０　　ベース電極

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　　　絶縁基板上に配置された第１導電
   型の単結晶半導体層（２）と、前記単結晶半導体層（２
   ）上に一部接触して形成された端部を有するマスク層（
   ４、５）と、前記マスク層（４、５）の端部側面上に形
   成された絶縁領域（７）と、前記単結晶半導体層（２）
   の前記絶縁領域（７）下方にイオン注入で形成された第
   １導電型と逆の第２導電型のベース領域（６ａ）と、前
   記単結晶半導体層（２）の前記マスク層（４、５）にも
   前記絶縁領域（７）にも覆われていない領域で、前記ベ
   ース領域（６ａ）に隣接してイオン注入で形成された第
   １導電型のエミッタ領域（８）とを有する半導体装置。
2. 【請求項２】　　　　請求項１記載の半導体装置であっ
   て、前記マスク層（４、５）は前記単結晶半導体層（２
   ）に接触する第２導電型の多結晶半導体層（４）を含む
   半導体装置。
3. 【請求項３】　　　　請求項１記載の半導体装置であっ
   て、前記単結晶半導体層が十字形に交差する形状を有し
   、１組の対向する枝部に前記エミッタ領域（８）とコレ
   クタ領域（１２）が形成され、他の１組の対向する枝部
   に前記ベース領域の両端部が接続される半導体装置。
4. 【請求項４】　　　　絶縁基板（１）上の第１導電型の
   単結晶半導体層（２）の上にマスク層（４、５）を形成
   する工程と、前記マスク層（４、５）をマスクとして用
   い、前記単結晶半導体層（２）に第１導電型と逆の第２
   導電型の不純物をイオン注入して第２導電型領域（６）
   を形成する工程と、前記マスク層（４、５）を覆って絶
   縁物層を堆積し、異方性エッチングを行うことによって
   前記マスク層（４、５）側面上に絶縁領域（７）を形成
   する工程と、前記マスク層（４、５）および前記絶縁領
   域（７）をマスクとして第１導電型の不純物をイオン注
   入して第１導電型のエミッタ領域（８）を形成すると共
   に前記絶縁領域（７）の下に第２導電型のベース領域（
   ６ａ）を残す工程とを含む半導体装置の製造方法。
5. 【請求項５】　　　　前記マスク層（４、５）が前記単
   結晶半導体層（２）と接触する、第２導電型不純物をド
   ープした多結晶半導体層（４）を含み、さらに前記多結
   晶半導体層（４）から前記単結晶半導体層（２）に第２
   導電型不純物を拡散する工程を含む請求項４記載の半導
   体装置の製造方法。