JPS6221269A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置およびその製造方法に関し・特にバ
イポーラ集積回路素子、ＦＥＴ集積回路素子等の島状の
素子領域に流れる電流路を、微細に低抵抗にする半導体
装置の構造とその製造方法に関するものでおる。
イポーラ集積回路素子、ＦＥＴ集積回路素子等の島状の
素子領域に流れる電流路を、微細に低抵抗にする半導体
装置の構造とその製造方法に関するものでおる。
従来の技術
近年、集積回路の分野においτ、デバイスの高密度化、
低消費電力化、高速化のために、微細な加工技術の導入
が展開されてきている。バイポーラＮＰＮトランジスタ
の高速化のためには、素子の寄生容量を減らすだめの微
細な寸法の浅い接合の形成、誘電体分離による素子分離
容量の減少等の他に、各接合の寄生抵抗を小さくさせる
必要がある。又％ＣＭＯ３等のトランジスタにおいても
バイポーラ素子と同じように、微細な接合の形成、素子
分離の改良とともに、ラッチ・アップ現象の防止のため
に、各接合間の寄生抵抗の減少化を必要としている。例
えば０ＭＯ３のｎ型の低濃度ウェル部の底に、高濃度の
ｎ型の半導体領域を高エネルギーのイオン注入によって
形成する方法、エピタキシャルによって基板を成長させ
る際、ウェルの底に高濃度の埋込み層領域を形成し、こ
れを用いる方法などが検討されてきτいる。
低消費電力化、高速化のために、微細な加工技術の導入
が展開されてきている。バイポーラＮＰＮトランジスタ
の高速化のためには、素子の寄生容量を減らすだめの微
細な寸法の浅い接合の形成、誘電体分離による素子分離
容量の減少等の他に、各接合の寄生抵抗を小さくさせる
必要がある。又％ＣＭＯ３等のトランジスタにおいても
バイポーラ素子と同じように、微細な接合の形成、素子
分離の改良とともに、ラッチ・アップ現象の防止のため
に、各接合間の寄生抵抗の減少化を必要としている。例
えば０ＭＯ３のｎ型の低濃度ウェル部の底に、高濃度の
ｎ型の半導体領域を高エネルギーのイオン注入によって
形成する方法、エピタキシャルによって基板を成長させ
る際、ウェルの底に高濃度の埋込み層領域を形成し、こ
れを用いる方法などが検討されてきτいる。
発明が解決しようとする問題点
従来のデバイスにおいて、素子の、低抵抗化のため、島
状の素子領域の下部に、高濃度の不純物を有する埋込ん
だ低抵抗半導体領域を形成していたが、この低抵抗半導
体領域から半導体表面へ、電流を取り出す方法として、
半導体表面から、高濃度の不純物を深く拡散させた半導
体領域を埋込まれた低抵抗半導体領域に接続させて、こ
の深い拡散による半導体領域を電流路として使用してい
る。
状の素子領域の下部に、高濃度の不純物を有する埋込ん
だ低抵抗半導体領域を形成していたが、この低抵抗半導
体領域から半導体表面へ、電流を取り出す方法として、
半導体表面から、高濃度の不純物を深く拡散させた半導
体領域を埋込まれた低抵抗半導体領域に接続させて、こ
の深い拡散による半導体領域を電流路として使用してい
る。
例えば、第６図に示されτいるバイポーラＮＰＮトラン
ジスタの構造について説明する。（１９８５シンポジウ
ム オン ブイエルニスアイ テクノロジー ダイジェ
スト オン テクニカル ペーバーズ（ＳＹＭＰＯ３Ｉ
ＵＭ ＯＮ ＭＬ、ＳＩ ＴＥＣＨＮＯＬＯＧＹＩ）Ｉ
（ｒＫｓ’Ｉ’ ＯＦ ＴＥＣＨＮＩＣＡＬ Ｐ
ＡＰＥＲ３）ＰＰ、 ４２−４３参照）ＮＰＮトラ
ンジスタ領域を島状に分離する溝部を幅約２μ、深さ約
５μで形成し、この溝部にポリシリコン１０７人、１０
７Ｂを充填し平坦化しており、島状の素子領域の一部と
なるｎ型エピタキシャル層１０３の下部にｎ型の高濃度
不純物を有する低抵抗埋込み半導体領域（ザブコレクタ
）１０２が形成されている。このザブコレクタ領域に接
するｎ型の深い低抵抗半導体領域１６０が形成されてい
て、これらの接した２つの低抵抗領域がエミッター電極
１１４Ｂ、コレクタ電極１１４Ａ間を流れるコレクタ電
流の低抵抗の電流路となっている。深い低抵抗半導体領
域１６０は、エピタキシャル半導体層の表面からの拡散
によって形成され、約１〜２μの深さを有している。
ジスタの構造について説明する。（１９８５シンポジウ
ム オン ブイエルニスアイ テクノロジー ダイジェ
スト オン テクニカル ペーバーズ（ＳＹＭＰＯ３Ｉ
ＵＭ ＯＮ ＭＬ、ＳＩ ＴＥＣＨＮＯＬＯＧＹＩ）Ｉ
（ｒＫｓ’Ｉ’ ＯＦ ＴＥＣＨＮＩＣＡＬ Ｐ
ＡＰＥＲ３）ＰＰ、 ４２−４３参照）ＮＰＮトラ
ンジスタ領域を島状に分離する溝部を幅約２μ、深さ約
５μで形成し、この溝部にポリシリコン１０７人、１０
７Ｂを充填し平坦化しており、島状の素子領域の一部と
なるｎ型エピタキシャル層１０３の下部にｎ型の高濃度
不純物を有する低抵抗埋込み半導体領域（ザブコレクタ
）１０２が形成されている。このザブコレクタ領域に接
するｎ型の深い低抵抗半導体領域１６０が形成されてい
て、これらの接した２つの低抵抗領域がエミッター電極
１１４Ｂ、コレクタ電極１１４Ａ間を流れるコレクタ電
流の低抵抗の電流路となっている。深い低抵抗半導体領
域１６０は、エピタキシャル半導体層の表面からの拡散
によって形成され、約１〜２μの深さを有している。
この低抵抗半導体領域が抱える構造上および製造上の問
題点として１次の事項があげられる。
題点として１次の事項があげられる。
（１）拡散法によつτ、低抵抗領域を形成する場合。
縦方向の深さくｘｊ）に対して、横方向の拡散拡がり（
ｙｉ ）が約７割程度あり、低抵抗領域幅が実質的に大
きくなり、マスク設計上の拡散窓に対して大きなパター
ン変換が起り、この横方向の大きな拡散が素子の微細化
をさまたげている。
ｙｉ ）が約７割程度あり、低抵抗領域幅が実質的に大
きくなり、マスク設計上の拡散窓に対して大きなパター
ン変換が起り、この横方向の大きな拡散が素子の微細化
をさまたげている。
（２）拡散法によって低抵抗領域を形成する場合。
拡散のため高温長時間を要するので、ベース領域１１２
などの浅い拡散を形成し℃からこの領域を形成したりす
ることができず、又、ザブコレクタ領域１０２の不純物
プロファイルをくずしやすく、高速化に適した急峻な不
純物プロファイルを得にくい。つまり、高速用の浅い接
合を形成する低温化製造プロセスにおいて、低抵抗の深
い領域を形成することが好ましくない。
などの浅い拡散を形成し℃からこの領域を形成したりす
ることができず、又、ザブコレクタ領域１０２の不純物
プロファイルをくずしやすく、高速化に適した急峻な不
純物プロファイルを得にくい。つまり、高速用の浅い接
合を形成する低温化製造プロセスにおいて、低抵抗の深
い領域を形成することが好ましくない。
（３） （１）の理由によって、横方向の拡散を抑え
ないとベース領域１１２との距離が小さくなり、電気的
接合耐性が劣化しやすい。
ないとベース領域１１２との距離が小さくなり、電気的
接合耐性が劣化しやすい。
（４）低抵抗領域１６００表面のｎ型不純物濃度が大き
いと、半導体層の単結晶にストレスを生じさせやすく欠
陥を発生させやすい。
いと、半導体層の単結晶にストレスを生じさせやすく欠
陥を発生させやすい。
本発明の方法は、このような従来の技術に鑑みてなされ
たもので、素子形成領域に埋込まれた低抵抗領域に接続
して素子形成領域の表面から形成された深い低抵抗領域
を、低温の熱処理でパターン変換が小さく微細で欠陥発
生を抑えながら形成するための構造上、製造上の方法を
提供するものである。
たもので、素子形成領域に埋込まれた低抵抗領域に接続
して素子形成領域の表面から形成された深い低抵抗領域
を、低温の熱処理でパターン変換が小さく微細で欠陥発
生を抑えながら形成するための構造上、製造上の方法を
提供するものである。
問題点を解決するだめの手段
本発明は、第１導電型の高濃度の第１の半導体領域上に
形成された第１導電型の低濃度の第２の半導体領域と、
前記第２の半導体層の表面から開口された。第１の半導
体領域にほぼ達する溝部と。
形成された第１導電型の低濃度の第２の半導体領域と、
前記第２の半導体層の表面から開口された。第１の半導
体領域にほぼ達する溝部と。
前記溝部内に残置された導電材と、前記溝部の底面から
前記第１の半導体領域に接する第１導電型の第３の半導
体領域とから構成され、溝部に形成された導電材を低抵
抗電流路として使用することを特徴とする半導体装置お
よびその製造方法の手段を提供するものである。
前記第１の半導体領域に接する第１導電型の第３の半導
体領域とから構成され、溝部に形成された導電材を低抵
抗電流路として使用することを特徴とする半導体装置お
よびその製造方法の手段を提供するものである。
作用
本発明による手段を例えばＮＰＮ トランジスタに適用
した時、手段の各要素が、下記のような作用を生じさせ
る。
した時、手段の各要素が、下記のような作用を生じさせ
る。
（１）導電体を充填させる低抵抗領域を形成するために
溝部を形成しているが、この溝部のエツチングのためリ
アクデイプーイオン・エツチング（ＲＩＢ）等の垂直方
向に対する異方性エツチング法を用いれば、ホト・マス
ク工程によるレジストパターンに対して、横方向のエツ
チングを抑えることができ、パターン変換を小さくする
ことができた。
溝部を形成しているが、この溝部のエツチングのためリ
アクデイプーイオン・エツチング（ＲＩＢ）等の垂直方
向に対する異方性エツチング法を用いれば、ホト・マス
ク工程によるレジストパターンに対して、横方向のエツ
チングを抑えることができ、パターン変換を小さくする
ことができた。
（２）溝部を形成して、導電材を充填させるので、−高
温長時間の熱処理を必要としない。導電材としてたとえ
ば、ポリシリコンを用いても、単結晶中の拡散に較べτ
、ポリシリコン中の不純物の拡散が１０〜１００倍早い
ので、低温化されたプロセスを実現でき、しかも、この
工程順を任意にかえられる利点を生じた。
温長時間の熱処理を必要としない。導電材としてたとえ
ば、ポリシリコンを用いても、単結晶中の拡散に較べτ
、ポリシリコン中の不純物の拡散が１０〜１００倍早い
ので、低温化されたプロセスを実現でき、しかも、この
工程順を任意にかえられる利点を生じた。
（３） 溝部の側面からの拡散を、ポリシリコン等の
導電材からさせると、浅くすることができるので、ベー
ス領域との距離を大きくとることができた。又、この溝
部の側面に不純物の拡散を防止するシリコン酸化膜等を
選択的に形成することができ、ベース領域等との間の電
気耐圧を向上させることができた。
導電材からさせると、浅くすることができるので、ベー
ス領域との距離を大きくとることができた。又、この溝
部の側面に不純物の拡散を防止するシリコン酸化膜等を
選択的に形成することができ、ベース領域等との間の電
気耐圧を向上させることができた。
（４）溝部内表面のｎ型の不純物濃度を全体に一様にし
たり、小さくすることができるので、単結晶中に大きな
ストレスを発生させずに、欠陥を生じさせない。特に、
導電材として、ポリシリコン等の単結晶半導体層と同じ
熱膨張係数を有する材料を用いることによって、熱処理
中に単結晶に生じたストレスを導電材のポリシリコンで
吸収することができ、製造上の熱処理によって発生する
欠陥の発生を抑えることができた。
たり、小さくすることができるので、単結晶中に大きな
ストレスを発生させずに、欠陥を生じさせない。特に、
導電材として、ポリシリコン等の単結晶半導体層と同じ
熱膨張係数を有する材料を用いることによって、熱処理
中に単結晶に生じたストレスを導電材のポリシリコンで
吸収することができ、製造上の熱処理によって発生する
欠陥の発生を抑えることができた。
（６） 素子分離のために、溝部を形成して絶縁物を
充填する方法等を用いると、この溝部の側面に導電材を
残置させる溝部を一体化しτ配置すれば、素子領域の寸
法を小さくすることができ。
充填する方法等を用いると、この溝部の側面に導電材を
残置させる溝部を一体化しτ配置すれば、素子領域の寸
法を小さくすることができ。
微細な素子を形成することができた。又、素子分離用の
溝部と導電材用の溝部を１つのマスクにて、自己整合的
に形成することができ、ホト・マスク数を減少させ、製
造上の歩留を向上させることができた。
溝部と導電材用の溝部を１つのマスクにて、自己整合的
に形成することができ、ホト・マスク数を減少させ、製
造上の歩留を向上させることができた。
本発明の手段は、ＭＯＳ ＦＥＴ 、接合型ＦＥＴ等の
半導体装置に適用することができ、特に。
半導体装置に適用することができ、特に。
０ＭＯ３素子等のウェルの下部に埋込まれたラッチアッ
プ防止のだめの低抵抗半導体領域に対する低抵抗電流路
の構造実現とその製造方法に大きな効果をもたらせた。
プ防止のだめの低抵抗半導体領域に対する低抵抗電流路
の構造実現とその製造方法に大きな効果をもたらせた。
実施例
以下、本発明の一実施例について図面とともに説明する
。第１図は、本発明の一実施例におけるＮＰＮトランジ
スタの構造を示す断面図で、ＮＰＮトランジスタのザブ
コレクタ領域１０２にほぼ達する溝部にポリシリコン１
０９人等の導電材が残置され、この導電材から、ザブコ
レクタ領域に接続する第３の半導体領域となるｎ型の半
導体領域１１０、ポリシリコン１０９人から、コレクタ
電極となる人ｅ配線１１４人が形成されていて、コレク
タ電極１１４人とエミッタ電極１１４Ｂの間に、導電材
１０９人とｎ型の半導体領域１１０。
。第１図は、本発明の一実施例におけるＮＰＮトランジ
スタの構造を示す断面図で、ＮＰＮトランジスタのザブ
コレクタ領域１０２にほぼ達する溝部にポリシリコン１
０９人等の導電材が残置され、この導電材から、ザブコ
レクタ領域に接続する第３の半導体領域となるｎ型の半
導体領域１１０、ポリシリコン１０９人から、コレクタ
電極となる人ｅ配線１１４人が形成されていて、コレク
タ電極１１４人とエミッタ電極１１４Ｂの間に、導電材
１０９人とｎ型の半導体領域１１０。
ｎ型の埋込半導体領域（す゛ブコレクタ）１０２による
低抵抗電流路が形成されている。
低抵抗電流路が形成されている。
本発明による第１の実施例として、第２図ａ〜ｄを用い
て、バイポーラＮＰＮトランジスタの製造方法について
説明する。
て、バイポーラＮＰＮトランジスタの製造方法について
説明する。
（１）ｐ型半導体基板１０１に第１の半導体領域である
ｎ型の埋込み層１０２を形成し、この上に第２の半導体
領域であるｎ型のエピタキシャル半導体層１０３を形成
し、素子間の分離のための溝部の表面に約１５００人シ
リコン酸化膜１０５．溝部内にポリシリコン１０７人。
ｎ型の埋込み層１０２を形成し、この上に第２の半導体
領域であるｎ型のエピタキシャル半導体層１０３を形成
し、素子間の分離のための溝部の表面に約１５００人シ
リコン酸化膜１０５．溝部内にポリシリコン１０７人。
１０７Ｂを充填し、溝部の底部にｐ型のチャンセルψス
トップ領域１０６Ａ、１０６Ｂを形成し、半導体層１０
３の表面に形成された約５０００人シリコン酸化膜１０
４上に、導電材を埋設するための溝部形成予定部上を開
口させたレジストパターン１０８をホト・マスク工程に
よって形成した。（第２図ａ） （２） レジストパターン１０８をマスクとして、Ｒ
ＩＩＣ等の異方性のエツチングにシリコン酸化膜１０４
．半導体層１０３を順次エツチングして、はぼ、埋込み
層１０２に達する溝部を形成し。
トップ領域１０６Ａ、１０６Ｂを形成し、半導体層１０
３の表面に形成された約５０００人シリコン酸化膜１０
４上に、導電材を埋設するための溝部形成予定部上を開
口させたレジストパターン１０８をホト・マスク工程に
よって形成した。（第２図ａ） （２） レジストパターン１０８をマスクとして、Ｒ
ＩＩＣ等の異方性のエツチングにシリコン酸化膜１０４
．半導体層１０３を順次エツチングして、はぼ、埋込み
層１０２に達する溝部を形成し。
全面にこの溝部を埋設する厚みのポリシリコン１０９を
堆積させた。（第２図ｂ） （３） ポリシリコン１０９に砒素等のイオン注入し
。
堆積させた。（第２図ｂ） （３） ポリシリコン１０９に砒素等のイオン注入し
。
低温の熱処理にて、ポリシリコン１０９中で砒素を拡散
させ、半導体層１０３中に第３の半導体領域であるｎ型
の高濃度不純物領域１１０を形成し、ポリシリコン１０
９を表面からエツチングしτ、溝部内に導電材となるポ
リシリコン１０９人を残置させ、熱酸化にてポリシリコ
ン１０９Ａの表面に酸化膜１１１を形成した。
させ、半導体層１０３中に第３の半導体領域であるｎ型
の高濃度不純物領域１１０を形成し、ポリシリコン１０
９を表面からエツチングしτ、溝部内に導電材となるポ
リシリコン１０９人を残置させ、熱酸化にてポリシリコ
ン１０９Ａの表面に酸化膜１１１を形成した。
（第２図Ｇ）
（４）通常の集積回路の方法にしたがっ℃、ベースとな
るｐ型半導体領域１１２．エミッタとなるｎ型半導体領
域１１３．コレクタ電極１１４Ａ。
るｐ型半導体領域１１２．エミッタとなるｎ型半導体領
域１１３．コレクタ電極１１４Ａ。
エミッタ電極１１４Ｂ、ベース電極１１４Ｃ等を形成し
た。（第２図ｄ） 第１の実施例で用いられた導電材としては、高隔点金属
のシリサイド、金隔点金属等を用いることができる。こ
れらの材料と半導体単結晶とで。
た。（第２図ｄ） 第１の実施例で用いられた導電材としては、高隔点金属
のシリサイド、金隔点金属等を用いることができる。こ
れらの材料と半導体単結晶とで。
直接、オーミック接触が可能であれば、ｎ型の高濃度領
域１１０を必らずしも形成する必要はない。
域１１０を必らずしも形成する必要はない。
つまりこの溝部を、ｎ型の埋込み領域に達する深さに形
成し℃形成しておけば、直接に導電材とのオーミック接
触をとることができる。又、溝部側面のｎ型半導体領域
１１０中の電気抵抗率は、ポリシリコン中の同じ濃度の
不純物による電気抵抗率よりも小さいので、電流路の抵
抗値をより低下させるためには、側面のｎ型半導体領域
を存在させた方が良い。ｎ型の半導体領域１１０を形成
するには、必らずしも導電材から拡散させる必要はなく
、イオン注入などの方法にて、導電材を堆積する前に形
成しておけばよい。
成し℃形成しておけば、直接に導電材とのオーミック接
触をとることができる。又、溝部側面のｎ型半導体領域
１１０中の電気抵抗率は、ポリシリコン中の同じ濃度の
不純物による電気抵抗率よりも小さいので、電流路の抵
抗値をより低下させるためには、側面のｎ型半導体領域
を存在させた方が良い。ｎ型の半導体領域１１０を形成
するには、必らずしも導電材から拡散させる必要はなく
、イオン注入などの方法にて、導電材を堆積する前に形
成しておけばよい。
本発明による、第２の実施例として、第３図ａ〜０を用
いてバイポーラＮＰＮ トランジスタの製造方法とその
構造についτ説明する。
いてバイポーラＮＰＮ トランジスタの製造方法とその
構造についτ説明する。
（１） 第１の実施例と同様にして、ホト・マスク工
程によってンリコン酸化膜１０４．シリコン半導体層１
０３をエツチングして溝部を形成、この溝部の表面を熱
酸化して、約１６０ｏ人のシリコン酸化膜１２０を形成
した。（第３図ａ）（２）ＲＩＥ等の垂直方向に対する
異方性のエツチングにて・シリコン酸化膜１０ａと１２
０をエツチングして、溝部の底面の半導体層１０３の表
面を露出させ、溝部の側面にシリコン酸化膜１２０人、
１２０Ｂを残置させ、全面にこの溝部を埋没させる厚み
でポリシリコン１０９を堆積させた。（第３図ｂ） （３） ポリシリコン１０９中に砒素等のイオン注入
をし、熱処理に１、ｎ型の半導体領域１１０を形成し、
ｎ型の埋込み半導体領域（ザブ・コレクタ）１０２に接
続させ、ポリシリコン１０９をエツチングして、溝部内
にポリシリコン１０９人を残置させた。さらに、通常の
集積回路の製法に従っτ、ベースとなるｐ型の半導体領
域１１２、エミッタとなるｎ型の半導体領域１１３、コ
レクタ電極１１４Ａ、エミツタ電極１１４Ｂ％ベース電
極１１４０等を形成した。
程によってンリコン酸化膜１０４．シリコン半導体層１
０３をエツチングして溝部を形成、この溝部の表面を熱
酸化して、約１６０ｏ人のシリコン酸化膜１２０を形成
した。（第３図ａ）（２）ＲＩＥ等の垂直方向に対する
異方性のエツチングにて・シリコン酸化膜１０ａと１２
０をエツチングして、溝部の底面の半導体層１０３の表
面を露出させ、溝部の側面にシリコン酸化膜１２０人、
１２０Ｂを残置させ、全面にこの溝部を埋没させる厚み
でポリシリコン１０９を堆積させた。（第３図ｂ） （３） ポリシリコン１０９中に砒素等のイオン注入
をし、熱処理に１、ｎ型の半導体領域１１０を形成し、
ｎ型の埋込み半導体領域（ザブ・コレクタ）１０２に接
続させ、ポリシリコン１０９をエツチングして、溝部内
にポリシリコン１０９人を残置させた。さらに、通常の
集積回路の製法に従っτ、ベースとなるｐ型の半導体領
域１１２、エミッタとなるｎ型の半導体領域１１３、コ
レクタ電極１１４Ａ、エミツタ電極１１４Ｂ％ベース電
極１１４０等を形成した。
（第３図Ｃ）
本発明の方法による第２の実施例のＮＰＮ トランジス
タの構造上の特徴は、導電材となるポリシリ３ン１０９
人が残置されている溝部の側面に絶縁膜１２０Ｂが形成
されており、ベースとｎ型の高濃度不純物領域１１０と
の距離を゛大きくすることができ、場合によっては、ベ
ース領域１１２とシリコン酸化膜１２０Ｂとを接触させ
ることができるので、所謂、ウォールド・ベース構造に
することができ、コレクタ・ベース容量を小さくでき。
タの構造上の特徴は、導電材となるポリシリ３ン１０９
人が残置されている溝部の側面に絶縁膜１２０Ｂが形成
されており、ベースとｎ型の高濃度不純物領域１１０と
の距離を゛大きくすることができ、場合によっては、ベ
ース領域１１２とシリコン酸化膜１２０Ｂとを接触させ
ることができるので、所謂、ウォールド・ベース構造に
することができ、コレクタ・ベース容量を小さくでき。
かつ、設計上の寸法を小さくすることができ、微細化に
適した構造となっている。
適した構造となっている。
本発明による、第３の実施例として、第４図ａ〜Ｃを用
いてＮＰＮトランジスタの構造とその製造方法について
説明する。
いてＮＰＮトランジスタの構造とその製造方法について
説明する。
（１）第１の実施例と同様にて基板部と素子分離領域を
形成した後、ボロン等のイオン注入にて、ベースとなる
第４の半導体領域であるｐ型の半導体領域１１２を形成
し、ベース領域上のエミッタ拡散窓となるシリコン酸化
膜１０４の開口をホト・マスク工程によって形成し、さ
らに。
形成した後、ボロン等のイオン注入にて、ベースとなる
第４の半導体領域であるｐ型の半導体領域１１２を形成
し、ベース領域上のエミッタ拡散窓となるシリコン酸化
膜１０４の開口をホト・マスク工程によって形成し、さ
らに。
ホト・マスク工程によって、コレクタ用の導電材を充填
させる溝部を形成するために、レジストパターン１４０
を形成した。く第４図ａ）（２） し・シストｅパタ
ーン１４０をマスクとして一半導体層１０３をエツチン
グして、溝部を形成し、レジストパターン１４０を除去
した後、この溝部を埋没させる厚みで、ポリシリコン１
４１を全面に堆積させ、このポリシリコン１４１中に砒
素等のイオン注入をし、熱処理によって。
させる溝部を形成するために、レジストパターン１４０
を形成した。く第４図ａ）（２） し・シストｅパタ
ーン１４０をマスクとして一半導体層１０３をエツチン
グして、溝部を形成し、レジストパターン１４０を除去
した後、この溝部を埋没させる厚みで、ポリシリコン１
４１を全面に堆積させ、このポリシリコン１４１中に砒
素等のイオン注入をし、熱処理によって。
エミッタ領域となるｎ型の半導体領域および溝部の側面
、底面のｎ型の半導体領域１１０とを同時に形成した。
、底面のｎ型の半導体領域１１０とを同時に形成した。
（第４図ｂ）
（３）通常の集積回路の製法に従って、ポリシリコンを
パターンニングし、ポリシリコンパターン１４１Ａ、１
４１Ｂを形成した後、コレクタ電％１１４＊、エミッタ
電極１１４Ｂ％ベース電極１１４Ｃ等を形成した。（第
４圀Ｃ）本発明による第３の実施例によるバイポーラＮ
ＰＮトランジスタの製造方法上の特徴は、第４の半導体
領域であるベースとなるｐ型の半導体領域１１２を形成
した後に、低温の熱処理によってベース領域１１２の不
純物領域のプロファイルをあまり変化させずに、第５の
半導体領域であるエミッタとなるｎ型の半導体領域１１
３と第３の半導体領域であるｎ型の領域１１０とを、同
じ導電材１４１から同時に形成し工程を簡単化させたこ
とに有る。
パターンニングし、ポリシリコンパターン１４１Ａ、１
４１Ｂを形成した後、コレクタ電％１１４＊、エミッタ
電極１１４Ｂ％ベース電極１１４Ｃ等を形成した。（第
４圀Ｃ）本発明による第３の実施例によるバイポーラＮ
ＰＮトランジスタの製造方法上の特徴は、第４の半導体
領域であるベースとなるｐ型の半導体領域１１２を形成
した後に、低温の熱処理によってベース領域１１２の不
純物領域のプロファイルをあまり変化させずに、第５の
半導体領域であるエミッタとなるｎ型の半導体領域１１
３と第３の半導体領域であるｎ型の領域１１０とを、同
じ導電材１４１から同時に形成し工程を簡単化させたこ
とに有る。
本発明の第４の実施例として、第５図＆〜ｇを用いてバ
イポーラＮＰＮトランジスタの構造とその製造方法につ
いて説明する。
イポーラＮＰＮトランジスタの構造とその製造方法につ
いて説明する。
（１）ｐ型の半導体基板１０１上に第１の半導体領域で
あるｎ型の埋込み領域１０２、第２の半導体領域である
ｎ型のエピタキシャル半導体領域１０３、約５００人の
シリコン酸化膜１５１゜約２０００人のシリコン窒化膜
１６２を形成した後、ホト・マスク工程によって、素子
分離予定部の半導体層１０３に約２．４μ幅の第１の溝
部を形成し、熱酸化によって溝部内に約１６００人のシ
リコン酸化膜１６３を形成し、全面に約５ｏｏｏ人のリ
ン硅化ガ７ス（ＰＳＧ）１５４を堆積させた。（第６図
ｚ） （２）ＲＩＢ等の異方性のエツチングにて、ＰＳＧ膜を
垂直にエツチングして第１の溝部の側面にｐｓＧ膜１５
４Ａ〜１５４Ｄを残置させ２さらに溝部の底に露出され
たシリコン酸化膜１５３をエツチングして、半導体層１
０３の表面を露させ、ＲＩＭ等のエツチングにて、溝部
の底に約５ｏｏｏ人の幅の第２の溝部を形成し、熱酸化
にて第２の溝部の表面に約１５ｏＯ人のシリコン酸化膜
１５５を形成し、ボロン等のイオン注入にて、第２の溝
部の底部にチャンネルストップとなるｐ型の半導体領域
１０６ム、１０６Ｂを形成し、全面に第１および第２の
溝部を埋没させる厚みでポリシリコン膜１５６を堆積さ
せた。（第５図ｂ） （３）ポリシリコン１５６を平坦にバックエッチ／クシ
て、第１の溝部内にボリンｌＪ：Ｍ／１５６Ａ。
あるｎ型の埋込み領域１０２、第２の半導体領域である
ｎ型のエピタキシャル半導体領域１０３、約５００人の
シリコン酸化膜１５１゜約２０００人のシリコン窒化膜
１６２を形成した後、ホト・マスク工程によって、素子
分離予定部の半導体層１０３に約２．４μ幅の第１の溝
部を形成し、熱酸化によって溝部内に約１６００人のシ
リコン酸化膜１６３を形成し、全面に約５ｏｏｏ人のリ
ン硅化ガ７ス（ＰＳＧ）１５４を堆積させた。（第６図
ｚ） （２）ＲＩＢ等の異方性のエツチングにて、ＰＳＧ膜を
垂直にエツチングして第１の溝部の側面にｐｓＧ膜１５
４Ａ〜１５４Ｄを残置させ２さらに溝部の底に露出され
たシリコン酸化膜１５３をエツチングして、半導体層１
０３の表面を露させ、ＲＩＭ等のエツチングにて、溝部
の底に約５ｏｏｏ人の幅の第２の溝部を形成し、熱酸化
にて第２の溝部の表面に約１５ｏＯ人のシリコン酸化膜
１５５を形成し、ボロン等のイオン注入にて、第２の溝
部の底部にチャンネルストップとなるｐ型の半導体領域
１０６ム、１０６Ｂを形成し、全面に第１および第２の
溝部を埋没させる厚みでポリシリコン膜１５６を堆積さ
せた。（第５図ｂ） （３）ポリシリコン１５６を平坦にバックエッチ／クシ
て、第１の溝部内にボリンｌＪ：Ｍ／１５６Ａ。
１５６Ｂを残置させ、希釈なフッ酸にてＰｓＧ膜１５４
Ａ〜１６４Ｄを選択的にエツチングした。（第６図Ｃ） （４）ポリシリコン１５了Ａ 、１５７Ｂの露出した表
面を熱酸化てて酸化して、シリコン酸化膜１５アＡ 、
１５７Ｂを形成した、（第６図ｄ）（５）ＲＩＥ等の異
方性のエツチングにて、第１の溝部の底部のシリコン酸
化膜１５３を選択的にエツチングして、半導体層１０３
の表面を露出させ、シリコン窒化膜１５２を除去した後
全面に、第１の溝部を埋没させる厚みでポリシリコン１
６８を堆積させた。（第５図６） （６）ポリシリコン１５８中に砒素等をイオン注入［７
、熱処理にて、第３の半導体領域となるｎ型の高濃度不
純物半導体領域１１０Ａ〜１１０Ｄを形成し、ポリシリ
コン１６８を平坦にバンクエツチングして、溝部内にポ
リシリコン１５８Ａ〜１６８Ｄを残置させ、シリコン酸
（ＩＪＥ１５１をエツチング除去してから、全面に約４
０００人のシリコン酸化膜１５９を堆積させた。（第６
図で） （７）通常の集積回路の製法に従って、ベースとなるｐ
型の第４の半導体領域１１２．エミッタとなるｎ型の第
６の半導体領域１１３を形成し。
Ａ〜１６４Ｄを選択的にエツチングした。（第６図Ｃ） （４）ポリシリコン１５了Ａ 、１５７Ｂの露出した表
面を熱酸化てて酸化して、シリコン酸化膜１５アＡ 、
１５７Ｂを形成した、（第６図ｄ）（５）ＲＩＥ等の異
方性のエツチングにて、第１の溝部の底部のシリコン酸
化膜１５３を選択的にエツチングして、半導体層１０３
の表面を露出させ、シリコン窒化膜１５２を除去した後
全面に、第１の溝部を埋没させる厚みでポリシリコン１
６８を堆積させた。（第５図６） （６）ポリシリコン１５８中に砒素等をイオン注入［７
、熱処理にて、第３の半導体領域となるｎ型の高濃度不
純物半導体領域１１０Ａ〜１１０Ｄを形成し、ポリシリ
コン１６８を平坦にバンクエツチングして、溝部内にポ
リシリコン１５８Ａ〜１６８Ｄを残置させ、シリコン酸
（ＩＪＥ１５１をエツチング除去してから、全面に約４
０００人のシリコン酸化膜１５９を堆積させた。（第６
図で） （７）通常の集積回路の製法に従って、ベースとなるｐ
型の第４の半導体領域１１２．エミッタとなるｎ型の第
６の半導体領域１１３を形成し。
導電材であるポリシリコン１５８Ｂに接続するコレクタ
電極１１４ム、エミッタ電極１１４１１１ペース電極１
１４Ｃ等を形成した。（第５図ｇ）本発明による第４の
実施例によるバイポーラＮＰＮトランジスタの構造およ
び製法上の特徴として次のものがある。
電極１１４ム、エミッタ電極１１４１１１ペース電極１
１４Ｃ等を形成した。（第５図ｇ）本発明による第４の
実施例によるバイポーラＮＰＮトランジスタの構造およ
び製法上の特徴として次のものがある。
（１） コレクタ用の導電材であるポリシリコン１５
８Ｂと素子分離用の誘電体であるシリコン酸化膜１６７
人とが一体化されていて、素子分離領域を小さくするこ
とができ、微細化に適した構造となっている。又、ポリ
シリコン１５８Ｂの側面のシリコン酸化膜１５３を５ｏ
ｏｏ〜１０ｏｏｏ人と厚くして、ベース領域１１２の周
囲をこの酸化膜１６３で接触させながら囲むことによっ
て、容易に、所謂、ウォールド・ベース構造にすること
ができ、さらに微細で、低消費電力な素子を実現できた
。
８Ｂと素子分離用の誘電体であるシリコン酸化膜１６７
人とが一体化されていて、素子分離領域を小さくするこ
とができ、微細化に適した構造となっている。又、ポリ
シリコン１５８Ｂの側面のシリコン酸化膜１５３を５ｏ
ｏｏ〜１０ｏｏｏ人と厚くして、ベース領域１１２の周
囲をこの酸化膜１６３で接触させながら囲むことによっ
て、容易に、所謂、ウォールド・ベース構造にすること
ができ、さらに微細で、低消費電力な素子を実現できた
。
（２）素子分離領域形成のためのホト・マスクとコレク
タの導電材用の溝部の形成のマスクを共用することがで
き、ホト・マスク数を減少させたので・製造上の歩留と
コストを改善できた。
タの導電材用の溝部の形成のマスクを共用することがで
き、ホト・マスク数を減少させたので・製造上の歩留と
コストを改善できた。
さらに１本発明の第４の実施例において用いた方法の他
に、次のような方法等を採用することができる。第１の
溝部の側面を、はぼ垂直な面としたが、必ずしも、垂直
である必要はなく、少しテーパー状の形状としてもよい
。第２の溝部を形成して、素子分離したが、場合によっ
τは、第２の溝部を形成せず、ｐｎ接合を形成し、これ
を第１の溝部と接続して素子分離としてもよい。
に、次のような方法等を採用することができる。第１の
溝部の側面を、はぼ垂直な面としたが、必ずしも、垂直
である必要はなく、少しテーパー状の形状としてもよい
。第２の溝部を形成して、素子分離したが、場合によっ
τは、第２の溝部を形成せず、ｐｎ接合を形成し、これ
を第１の溝部と接続して素子分離としてもよい。
第１の溝部をかなり広くして、その側面に、コレクタ等
の導電材をあらかじめ残置させてもよく第１の溝部の内
部には後で選択的に絶縁物となるシリコン酸化膜を熱酸
化法、堆積法等で形成することができる。ポリシリコン
等の導電材を、必らずしも、素子領域の全周に形成する
必要がないときは、第６図すでのｐｓｃ膜１５４Ｂ 、
１５４Ｃ：をホト・マスク工程によって選択的に除去
しておけば、必要な部分にのみ、ポリシリコン等の導電
材１６８Ｂを残置させることができる。
の導電材をあらかじめ残置させてもよく第１の溝部の内
部には後で選択的に絶縁物となるシリコン酸化膜を熱酸
化法、堆積法等で形成することができる。ポリシリコン
等の導電材を、必らずしも、素子領域の全周に形成する
必要がないときは、第６図すでのｐｓｃ膜１５４Ｂ 、
１５４Ｃ：をホト・マスク工程によって選択的に除去
しておけば、必要な部分にのみ、ポリシリコン等の導電
材１６８Ｂを残置させることができる。
発明の効果
以上のように本発明によれば、半導体素子が形成される
半導体層領域内に埋込まれた低抵抗領域に接続する半導
体層領域の表面から形成された深い低抵抗半導体領域を
、低温で簡便に微細に形成させる半導体装置の構造およ
びその製造方法を提供することができる。
半導体層領域内に埋込まれた低抵抗領域に接続する半導
体層領域の表面から形成された深い低抵抗半導体領域を
、低温で簡便に微細に形成させる半導体装置の構造およ
びその製造方法を提供することができる。
第１図は本発明の一実施例におけるバイポーラＮＰＮト
ランジスタの構造を示す断面図、第２図ａｗｄは本発明
の第１の実施例におけるＮＰＮ トランジスタの製造方
法を説明するための工程断面図、第３図ｚ −ｗ ｃは
本発明の第２の実施例におけるＮＰＮ トランジスタの
製造方法を説明するだめの工程断面図、第４図ａＮｃは
本発明の第３の実施例におけるＮＰＮトランジスタの製
造方法を説明するための工程断面図、第６図ａＮｇは本
発明の第４の実施例におけるＮＰＮ トランジスタの製
造方法を説明するだめの工程断面図、第６図は従来にお
けるＮＰＮ トランジスタの構造を示す断面図である。 １０１・・・・・・ｐ型シリコン半導体基板、１０２・
・・・・・ｎ型の埋込半導体領域、１０３・・・・・・
ｎ型のエヒタキシャル半導体層、 １０４，１０５，１
１１ 。 １２０．１５１．１５３，１５４，１５５，１５７゜１
５９・・・・・・シリコン酸化膜、１０８，１１２・・
・・・・ｐ型半導体領域−１０８，１４０・・・・・・
レジスト。 １０了、１０９，１４１．１５６，１５８・・・・・・
ポリシリコン、１１０，１１３・・・・・・ｎ型半導体
領域。 １１４・・・・・・ムｅ電極、１６２・・・・・・シリ
コン窒化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イσ
２−−−ｐｌ イ＾、子（４４；麹工七−−ブＱ３−−
−工じタキシャル≠帽苓令 イθり、 １０５−−−シリコン遁茫イこ刀笑ｆρ７４
−−−ホ゛ソシソコン ＋＋４Ａ〜７１４ｃ −−−＄壬諒 第３図 第 ４ 囚 第５図
ランジスタの構造を示す断面図、第２図ａｗｄは本発明
の第１の実施例におけるＮＰＮ トランジスタの製造方
法を説明するための工程断面図、第３図ｚ −ｗ ｃは
本発明の第２の実施例におけるＮＰＮ トランジスタの
製造方法を説明するだめの工程断面図、第４図ａＮｃは
本発明の第３の実施例におけるＮＰＮトランジスタの製
造方法を説明するための工程断面図、第６図ａＮｇは本
発明の第４の実施例におけるＮＰＮ トランジスタの製
造方法を説明するだめの工程断面図、第６図は従来にお
けるＮＰＮ トランジスタの構造を示す断面図である。 １０１・・・・・・ｐ型シリコン半導体基板、１０２・
・・・・・ｎ型の埋込半導体領域、１０３・・・・・・
ｎ型のエヒタキシャル半導体層、 １０４，１０５，１
１１ 。 １２０．１５１．１５３，１５４，１５５，１５７゜１
５９・・・・・・シリコン酸化膜、１０８，１１２・・
・・・・ｐ型半導体領域−１０８，１４０・・・・・・
レジスト。 １０了、１０９，１４１．１５６，１５８・・・・・・
ポリシリコン、１１０，１１３・・・・・・ｎ型半導体
領域。 １１４・・・・・・ムｅ電極、１６２・・・・・・シリ
コン窒化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名イσ
２−−−ｐｌ イ＾、子（４４；麹工七−−ブＱ３−−
−工じタキシャル≠帽苓令 イθり、 １０５−−−シリコン遁茫イこ刀笑ｆρ７４
−−−ホ゛ソシソコン ＋＋４Ａ〜７１４ｃ −−−＄壬諒 第３図 第 ４ 囚 第５図
Claims (12)
- （１）第１導電型の高濃度の第１の半導体領域上に形成
された第１導電型の低濃度の第２の半導体領域と、前記
第２の半導体層の表面から開口され、前記第１の半導体
領域にほぼ達する溝部と、前記溝部内に残置された導電
材と、前記溝部の底面から前記第１の半導体領域に接す
る第１導電型の第３の半導体領域とから構成され、前記
溝部に形成された導電材を低抵抗電流路として使用して
なる半導体装置。 - （２）第１、第２の半導体領域が、第２導電型の半導体
基板上に構成されている特許請求の範囲第１項記載の半
導体装置。 - （３）導電材が残置された溝部を有する第１、第２の半
導体領域を分離する分離溝部に分離材が充填されてなる
特許請求の範囲第２項記載の半導体装置。 - （４）分離材が充填された分離溝部の側面に、導電材が
残置された溝部が配置されこれら溝部が一体化されてな
る特許請求の範囲第３項記載の半導体装置。 - （５）導電材が残置された溝部の側面に、側面から不純
物領域を形成することを防止するマスク材膜が設けられ
てなる特許請求の範囲第１項記載の半導体装置。 - （６）第１導電型の高濃度の第１の半導体領域とその上
に接した第１導電型の低濃度の第２の半導体領域を形成
する工程と、前記第２の半導体層の表面から開口され、
第１の半導体領域に達する溝部を形成する工程と、前記
溝部内に残置された導電材を形成する工程と、前記溝部
の底面から前記第１の半導体領域に接続する第１導電型
の第３の半導体領域を形成する工程を具備した半導体装
置の製造方法。 - （７）第２導電型の半導体基板上に、第１、第２の半導
体領域を形成する特許請求の範囲第６項記載の半導体装
置の製造方法。 - （８）導電材が残置された溝部を有する第１、第２の半
導体を島状に分離するために溝部を形成し前記溝部に分
離材を充填するようにした特許請求の範囲第７項記載の
半導体装置の製造方法。 - （９）分離材が充填される分離用の溝部の側面に導電材
が残置された溝部を配置させて、溝部を一体化させるよ
うにした特許請求の範囲第８項記載の半導体装置の製造
方法。 - （１０）導電材を充填する溝部の側面に、側面からの不
純物領域を形成させることを防止するマスク材膜を形成
するようにした特許請求の範囲第６項記載の半導体装置
の製造方法。 - （１１）第２の半導体領域中に第２導電型の第４の半導
体領域を形成してから、導電材が充填される溝部を形成
するようにした特許請求の範囲第６項記載の半導体装置
の製造方法。 - （１２）第４の半導体領域中に第１導電型の第５の半導
体領域を形成し、前記第５の半導体領域を導電材を拡散
源として形成し、この導電材を溝部に充填させる導電材
と同じ堆積膜とするようにした特許請求の範囲第１１項
記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60160514A JPH0719838B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体装置およびその製造方法 |
| US06/886,663 US4910572A (en) | 1985-07-19 | 1986-07-16 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60160514A JPH0719838B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6221269A true JPS6221269A (ja) | 1987-01-29 |
| JPH0719838B2 JPH0719838B2 (ja) | 1995-03-06 |
Family
ID=15716596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60160514A Expired - Lifetime JPH0719838B2 (ja) | 1985-07-19 | 1985-07-19 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4910572A (ja) |
| JP (1) | JPH0719838B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02309652A (ja) * | 1989-05-24 | 1990-12-25 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0518583U (ja) * | 1991-08-23 | 1993-03-09 | 株式会社バンダイ | 占い装置 |
| KR100818892B1 (ko) | 2007-03-19 | 2008-04-03 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터 및 그 제조 방법 |
| KR100879886B1 (ko) | 2007-08-24 | 2009-01-22 | 주식회사 동부하이텍 | 반도체소자 및 그 제조방법 |
| JP2016143820A (ja) * | 2015-02-04 | 2016-08-08 | 信越半導体株式会社 | 貼り合わせ半導体ウェーハ及びその製造方法 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
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