JPH04291952A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04291952A JPH04291952A JP3081410A JP8141091A JPH04291952A JP H04291952 A JPH04291952 A JP H04291952A JP 3081410 A JP3081410 A JP 3081410A JP 8141091 A JP8141091 A JP 8141091A JP H04291952 A JPH04291952 A JP H04291952A
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- JP
- Japan
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- diffusion layer
- layer
- formation region
- region
- bipolar transistor
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0107—Integrating at least one component covered by H10D12/00 or H10D30/00 with at least one component covered by H10D8/00, H10D10/00 or H10D18/00, e.g. integrating IGFETs with BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タと接合型電界効果トランジスタとを同一基板に形成し
た半導体装置に関するものである。
タと接合型電界効果トランジスタとを同一基板に形成し
た半導体装置に関するものである。
【０００２】
【従来の技術】バイポーラトランジスタを用いたシステ
ムの低消費電力化および高周波対応を図るために、信号
処理用のバイポーラトランジスタは高速動作に対応する
。すなわち、バイポーラトランジスタのパターンを微細
化することにより寄生容量を低減して低電流による動作
を実現するとともに、エピタキシャル層を薄膜化するこ
とによって高周波に対応する。そして、信号処理用のバ
イポーラトランジスタは高集積化されて１チップ化され
る。一方、チューナのバリキャップ等に用いられる高電
圧駆動系の高耐圧外部素子、例えば高耐圧用トランジス
タは、その特性の悪化を防いでかつ信号処理用のバイポ
ーラトランジスタと共に用いる場合に、信号処理用のバ
イポーラトランジスタに対して外付けされる。
ムの低消費電力化および高周波対応を図るために、信号
処理用のバイポーラトランジスタは高速動作に対応する
。すなわち、バイポーラトランジスタのパターンを微細
化することにより寄生容量を低減して低電流による動作
を実現するとともに、エピタキシャル層を薄膜化するこ
とによって高周波に対応する。そして、信号処理用のバ
イポーラトランジスタは高集積化されて１チップ化され
る。一方、チューナのバリキャップ等に用いられる高電
圧駆動系の高耐圧外部素子、例えば高耐圧用トランジス
タは、その特性の悪化を防いでかつ信号処理用のバイポ
ーラトランジスタと共に用いる場合に、信号処理用のバ
イポーラトランジスタに対して外付けされる。
【０００３】
【発明が解決しようとする課題】しかしながら、高耐圧
用トランジスタと信号処理用のバイポーラトランジスタ
との両方を用いる場合に、信号処理用のバイポーラトラ
ンジスタに対して高耐圧用トランジスタを外付けしてい
たのでは、外付け部品の削減が図れない。また、部品点
数が多くなるとともに、高耐圧用トランジスタを信号処
理用のバイポーラトランジスタに外付けするための工程
が必要になり、コストが高くなる。
用トランジスタと信号処理用のバイポーラトランジスタ
との両方を用いる場合に、信号処理用のバイポーラトラ
ンジスタに対して高耐圧用トランジスタを外付けしてい
たのでは、外付け部品の削減が図れない。また、部品点
数が多くなるとともに、高耐圧用トランジスタを信号処
理用のバイポーラトランジスタに外付けするための工程
が必要になり、コストが高くなる。
【０００４】本発明は、バイポーラトランジスタと高耐
圧で高相互コンダクタンスを有する接合型電界効果トラ
ンジスタとを同一基板に形成した半導体装置を提供する
ことを目的とする。
圧で高相互コンダクタンスを有する接合型電界効果トラ
ンジスタとを同一基板に形成した半導体装置を提供する
ことを目的とする。
【０００５】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたもので、エピタキシャル層を上面
に設けた半導体基板にバイポーラトランジスタと高耐圧
で高相互コンダクタンスを有する接合型電界効果トラン
ジスタ（以下ＪＦＥＴと略記）とを形成した半導体装置
である。すなわち、バイポーラトランジスタの形成領域
とＪＦＥＴの形成領域とを除くエピタキシャル層にトラ
ンジスタ分離領域を形成する。バイポーラトランジスタ
の形成領域には、半導体基板の上層にコレクタ拡散層を
形成する。エピタキシャル層にはコレクタ拡散層に接続
する状態にベース拡散層を形成する。ベース拡散層の上
層の一部分にはエミッタ拡散層を形成する。またエピタ
キシャル層にはベース拡散層に隣接する状態に素子分離
領域を形成する。この素子分離領域に対してベース拡散
層とは反対側のエピタキシャル層にはコレクタ拡散層に
接続する状態にコレクタ引き出し拡散層を形成する。Ｊ
ＦＥＴの形成領域には、半導体基板の上層にボトムゲー
ト拡散層を形成する。ボトムゲート拡散層に接続する状
態に上記エピタキシャル層の下層にはチャネル形成領域
を形成する。またこのエピタキシャル層の上層にはチャ
ネル形成領域に接続する状態にトップゲート拡散層を形
成する。さらにチャネル形成領域の両側のエピタキシャ
ル層にはソース・ドレイン拡散層を形成する。
成するためになされたもので、エピタキシャル層を上面
に設けた半導体基板にバイポーラトランジスタと高耐圧
で高相互コンダクタンスを有する接合型電界効果トラン
ジスタ（以下ＪＦＥＴと略記）とを形成した半導体装置
である。すなわち、バイポーラトランジスタの形成領域
とＪＦＥＴの形成領域とを除くエピタキシャル層にトラ
ンジスタ分離領域を形成する。バイポーラトランジスタ
の形成領域には、半導体基板の上層にコレクタ拡散層を
形成する。エピタキシャル層にはコレクタ拡散層に接続
する状態にベース拡散層を形成する。ベース拡散層の上
層の一部分にはエミッタ拡散層を形成する。またエピタ
キシャル層にはベース拡散層に隣接する状態に素子分離
領域を形成する。この素子分離領域に対してベース拡散
層とは反対側のエピタキシャル層にはコレクタ拡散層に
接続する状態にコレクタ引き出し拡散層を形成する。Ｊ
ＦＥＴの形成領域には、半導体基板の上層にボトムゲー
ト拡散層を形成する。ボトムゲート拡散層に接続する状
態に上記エピタキシャル層の下層にはチャネル形成領域
を形成する。またこのエピタキシャル層の上層にはチャ
ネル形成領域に接続する状態にトップゲート拡散層を形
成する。さらにチャネル形成領域の両側のエピタキシャ
ル層にはソース・ドレイン拡散層を形成する。
【０００６】
【作用】上記構成の半導体装置のバイポーラトランジス
タは縦型のバイポーラトランジスタ構造をなすので、高
周波に対応した高速動作を行う。またＪＦＥＴは、ボト
ムゲート拡散層とチャネル形成領域とトップゲート拡散
層とがそれぞれに接続する状態に形成され、チャネル形
成領域の両側にソース・ドレイン拡散層が形成されてい
るので、高耐圧で高相互コンダクタンスを有するトラン
ジスタになる。
タは縦型のバイポーラトランジスタ構造をなすので、高
周波に対応した高速動作を行う。またＪＦＥＴは、ボト
ムゲート拡散層とチャネル形成領域とトップゲート拡散
層とがそれぞれに接続する状態に形成され、チャネル形
成領域の両側にソース・ドレイン拡散層が形成されてい
るので、高耐圧で高相互コンダクタンスを有するトラン
ジスタになる。
【０００７】
【実施例】本発明の実施例を図１の概略構成断面図によ
り説明する。図には一例として、ｎ形シリコン単結晶の
エピタキシャル層１１を上面に設けたｐ形シリコン単結
晶よりなる半導体基板１２を用いて、信号処理用のｎｐ
ｎバイポーラトランジスタ２と高耐圧でかつ高相互コン
ダクタンスを有するｎチャネルＪＦＥＴ３とを形成した
半導体装置１を示す。すなわち、エピタキシャル層１１
には、概ね矢印の範囲で示すｎｐｎバイポーラトランジ
スタの形成領域４と概ね別の矢印の範囲で示すｎチャネ
ルＪＦＥＴの形成領域５とを除く部分にトランジスタ分
離領域１３が形成されている。このトランジスタ分離領
域１３は、例えばＬＯＣＯＳ法によるシリコン酸化膜で
形成される。さらにトランジスタ分離領域１３に接続す
る状態で半導体基板１２の上層にはｐ＋ チャネルスト
ッパー領域１４が形成されている。
り説明する。図には一例として、ｎ形シリコン単結晶の
エピタキシャル層１１を上面に設けたｐ形シリコン単結
晶よりなる半導体基板１２を用いて、信号処理用のｎｐ
ｎバイポーラトランジスタ２と高耐圧でかつ高相互コン
ダクタンスを有するｎチャネルＪＦＥＴ３とを形成した
半導体装置１を示す。すなわち、エピタキシャル層１１
には、概ね矢印の範囲で示すｎｐｎバイポーラトランジ
スタの形成領域４と概ね別の矢印の範囲で示すｎチャネ
ルＪＦＥＴの形成領域５とを除く部分にトランジスタ分
離領域１３が形成されている。このトランジスタ分離領
域１３は、例えばＬＯＣＯＳ法によるシリコン酸化膜で
形成される。さらにトランジスタ分離領域１３に接続す
る状態で半導体基板１２の上層にはｐ＋ チャネルスト
ッパー領域１４が形成されている。
【０００８】ｎｐｎバイポーラトランジスタの形成領域
４には、半導体基板１２の上層にｎ＋ 埋込み拡散層よ
りなるｎ＋ コレクタ拡散層１５が形成されている。エ
ピタキシャル層１１の上層には、当該エピタキシャル層
１１の下層部分を介してｎ＋ コレクタ拡散層１５に接
続する状態にｐ＋ ベース拡散層１６が形成されている
。ｐ＋ ベース拡散層１６の上層の一部分にはｎ＋ エ
ミッタ拡散層１７が形成されている。またエピタキシャ
ル層１１にはｐ＋ ベース拡散層１６に隣接する状態に
素子分離領域１８が形成されている。この素子分離領域
１８に対してｐ＋ ベース拡散層１６とは反対側のエピ
タキシャル層１１にはｎ＋ コレクタ拡散層１５に接続
する状態にｎ＋ コレクタ引き出し拡散層１９が形成さ
れている。上記の如くして、ｎｐｎバイポーラトランジ
スタ２が形成される。
４には、半導体基板１２の上層にｎ＋ 埋込み拡散層よ
りなるｎ＋ コレクタ拡散層１５が形成されている。エ
ピタキシャル層１１の上層には、当該エピタキシャル層
１１の下層部分を介してｎ＋ コレクタ拡散層１５に接
続する状態にｐ＋ ベース拡散層１６が形成されている
。ｐ＋ ベース拡散層１６の上層の一部分にはｎ＋ エ
ミッタ拡散層１７が形成されている。またエピタキシャ
ル層１１にはｐ＋ ベース拡散層１６に隣接する状態に
素子分離領域１８が形成されている。この素子分離領域
１８に対してｐ＋ ベース拡散層１６とは反対側のエピ
タキシャル層１１にはｎ＋ コレクタ拡散層１５に接続
する状態にｎ＋ コレクタ引き出し拡散層１９が形成さ
れている。上記の如くして、ｎｐｎバイポーラトランジ
スタ２が形成される。
【０００９】ｎチャネルＪＦＥＴの形成領域５には、半
導体基板１２の上層にｐ形のボトムゲート拡散層２０が
形成されている。このボトムゲート拡散層２０に接続す
る状態で上記エピタキシャル層１１の下層には、ｎ＋
チャネル形成領域２１が形成されている。ｎ＋ チャネ
ル形成領域２１に接続する状態でエピタキシャル層１１
にはｐ＋ トップゲート拡散層２２が形成されている。 エピタキシャル層１１でｎ＋ チャネル形成領域２１の
両側にはｎ＋ ソース・ドレイン拡散層２３，２４が形
成されている。上記の如くして、ｎチャネルＪＦＥＴ３
が形成される。
導体基板１２の上層にｐ形のボトムゲート拡散層２０が
形成されている。このボトムゲート拡散層２０に接続す
る状態で上記エピタキシャル層１１の下層には、ｎ＋
チャネル形成領域２１が形成されている。ｎ＋ チャネ
ル形成領域２１に接続する状態でエピタキシャル層１１
にはｐ＋ トップゲート拡散層２２が形成されている。 エピタキシャル層１１でｎ＋ チャネル形成領域２１の
両側にはｎ＋ ソース・ドレイン拡散層２３，２４が形
成されている。上記の如くして、ｎチャネルＪＦＥＴ３
が形成される。
【００１０】さらに、エピタキシャル層１１の上面でｐ
＋ ベース拡散層１６に接続する状態に、例えばｐ形の
不純物を含むｐｏｌｙ−Ｓｉ膜よりなるｐ＋ ベース引
き出し電極２５が形成されている。またｎチャネルＪＦ
ＥＴの形成領域５におけるエピタキシャル層１１の上層
には、例えばシリコン酸化膜よりなる薄い絶縁膜２６が
形成されている。ｐ＋ トップゲート拡散層２２上の薄
い絶縁膜２６にはコンタクトホール２７が設けられてい
る。 このコンタクトホール２７を介してｐ＋ トップゲート
拡散層２２に接続する状態で薄い絶縁膜２６の上面には
、例えばｐ形の不純物を含むｐｏｌｙ−Ｓｉ膜よりなる
ｐ＋ ゲート引き出し電極２８が形成されている。
＋ ベース拡散層１６に接続する状態に、例えばｐ形の
不純物を含むｐｏｌｙ−Ｓｉ膜よりなるｐ＋ ベース引
き出し電極２５が形成されている。またｎチャネルＪＦ
ＥＴの形成領域５におけるエピタキシャル層１１の上層
には、例えばシリコン酸化膜よりなる薄い絶縁膜２６が
形成されている。ｐ＋ トップゲート拡散層２２上の薄
い絶縁膜２６にはコンタクトホール２７が設けられてい
る。 このコンタクトホール２７を介してｐ＋ トップゲート
拡散層２２に接続する状態で薄い絶縁膜２６の上面には
、例えばｐ形の不純物を含むｐｏｌｙ−Ｓｉ膜よりなる
ｐ＋ ゲート引き出し電極２８が形成されている。
【００１１】上記ｐ＋ ベース引き出し電極２５やｐ＋
ゲート引き出し電極２８側の全面には、例えばシリコ
ン酸化膜よりなる層間絶縁膜２９が形成されている。こ
の層間絶縁膜２９には、ｐ＋ ベース引き出し電極２５
上，ｎ＋ エミッタ拡散層１７上，ｎ＋ コレクタ引き
出し拡散層１９上およびｐ＋ ゲート引き出し電極２８
上にコンタクトホール３０，３１，３２および３３が形
成されている。またコンタクトホール３０を介して層間
絶縁膜２９の上面には、ｐ＋ ベース引き出し電極２５
に接続する状態にベース電極３４が形成されている。コ
ンタクトホール３１を介して層間絶縁膜２９の上面には
、ｎ＋ エミッタ拡散層１７に接続する状態にｎ＋ エ
ミッタ引き出し電極３５が形成されている。このｎ＋
エミッタ引き出し電極３５は、例えばｎ形の不純物を含
むｐｏｌｙ−Ｓｉ膜よりなる。ｎ＋ エミッタ引き出し
電極３５の上面にはエミッタ電極３６が形成されている
。上記コンタクトホール３２を介して層間絶縁膜２９の
上面には、ｎ＋ コレクタ引き出し拡散層１９に接続す
る状態にコレクタ電極３７が形成されている。コンタク
トホール３３を介して層間絶縁膜２９の上面には、ｐ＋
ゲート引き出し電極２８に接続する状態にゲート電極
３８が形成されている。
ゲート引き出し電極２８側の全面には、例えばシリコ
ン酸化膜よりなる層間絶縁膜２９が形成されている。こ
の層間絶縁膜２９には、ｐ＋ ベース引き出し電極２５
上，ｎ＋ エミッタ拡散層１７上，ｎ＋ コレクタ引き
出し拡散層１９上およびｐ＋ ゲート引き出し電極２８
上にコンタクトホール３０，３１，３２および３３が形
成されている。またコンタクトホール３０を介して層間
絶縁膜２９の上面には、ｐ＋ ベース引き出し電極２５
に接続する状態にベース電極３４が形成されている。コ
ンタクトホール３１を介して層間絶縁膜２９の上面には
、ｎ＋ エミッタ拡散層１７に接続する状態にｎ＋ エ
ミッタ引き出し電極３５が形成されている。このｎ＋
エミッタ引き出し電極３５は、例えばｎ形の不純物を含
むｐｏｌｙ−Ｓｉ膜よりなる。ｎ＋ エミッタ引き出し
電極３５の上面にはエミッタ電極３６が形成されている
。上記コンタクトホール３２を介して層間絶縁膜２９の
上面には、ｎ＋ コレクタ引き出し拡散層１９に接続す
る状態にコレクタ電極３７が形成されている。コンタク
トホール３３を介して層間絶縁膜２９の上面には、ｐ＋
ゲート引き出し電極２８に接続する状態にゲート電極
３８が形成されている。
【００１２】各ｎ＋ ソース・ドレイン拡散層２３，２
４上の上記層間絶縁膜２９と薄い絶縁膜２６とには、コ
ンタクトホール３９，４０が形成されている。また層間
絶縁膜２９の上面には、各コンタクトホール３９，４０
を介して各ｎ＋ ソース・ドレイン拡散層２３，２４に
接続するソース・ドレイン電極４１，４２が形成されて
いる。
４上の上記層間絶縁膜２９と薄い絶縁膜２６とには、コ
ンタクトホール３９，４０が形成されている。また層間
絶縁膜２９の上面には、各コンタクトホール３９，４０
を介して各ｎ＋ ソース・ドレイン拡散層２３，２４に
接続するソース・ドレイン電極４１，４２が形成されて
いる。
【００１３】上記の如くして形成した、半導体装置１の
ｎｐｎバイポーラトランジスタ２は高周波に対応して高
速動作を行い、ｎチャネルＪＦＥＴ３は高電圧入力に耐
えかつ高い相互コンダクタンスを有して動作する。
ｎｐｎバイポーラトランジスタ２は高周波に対応して高
速動作を行い、ｎチャネルＪＦＥＴ３は高電圧入力に耐
えかつ高い相互コンダクタンスを有して動作する。
【００１４】上記実施例ではｎｐｎバイポーラトランジ
スタ２とｎチャネルＪＦＥＴ３とを形成した半導体装置
１を説明したが、半導体装置１はｐｎｐバイポーラトラ
ンジスタとｐチャネルＪＦＥＴとで形成することも可能
である。この場合には、ｐｎｐバイポーラトランジスタ
のｐ＋ コレクタ拡散層とｐ形半導体基板との間にｎ＋
ｗｅｌｌ拡散層を形成し、かつｐチャネルＪＦＥＴの
ボトムゲート拡散層とｐ形半導体基板との間にｎ＋ ｗ
ｅｌｌ拡散層を形成する。他の構成素子は、ｐ形の素子
をｎ形の素子で形成し、ｎ形の素子をｐ形の素子で形成
する。
スタ２とｎチャネルＪＦＥＴ３とを形成した半導体装置
１を説明したが、半導体装置１はｐｎｐバイポーラトラ
ンジスタとｐチャネルＪＦＥＴとで形成することも可能
である。この場合には、ｐｎｐバイポーラトランジスタ
のｐ＋ コレクタ拡散層とｐ形半導体基板との間にｎ＋
ｗｅｌｌ拡散層を形成し、かつｐチャネルＪＦＥＴの
ボトムゲート拡散層とｐ形半導体基板との間にｎ＋ ｗ
ｅｌｌ拡散層を形成する。他の構成素子は、ｐ形の素子
をｎ形の素子で形成し、ｎ形の素子をｐ形の素子で形成
する。
【００１５】次に上記半導体装置１の製造方法を図２な
いし図１１の製造工程図により説明する。まず図２に示
すように、ｐ形単結晶シリコン製の半導体基板１２の上
面にレジストを塗布してレジスト膜を形成し、このレジ
スト膜を感光，現像処理してイオン注入マスク（図示せ
ず）を形成する。そして、このイオン注入マスクを用い
て、半導体基板１２の上層にｎ形の不純物をイオン注入
し、ｎ＋ 埋込み拡散層５１を形成する。このｎ＋ 埋
込み拡散層５１はｎ＋ コレクタ拡散層（１５）になる
。その後、イオン注入マスクをアッシャー処理等により
除去する。
いし図１１の製造工程図により説明する。まず図２に示
すように、ｐ形単結晶シリコン製の半導体基板１２の上
面にレジストを塗布してレジスト膜を形成し、このレジ
スト膜を感光，現像処理してイオン注入マスク（図示せ
ず）を形成する。そして、このイオン注入マスクを用い
て、半導体基板１２の上層にｎ形の不純物をイオン注入
し、ｎ＋ 埋込み拡散層５１を形成する。このｎ＋ 埋
込み拡散層５１はｎ＋ コレクタ拡散層（１５）になる
。その後、イオン注入マスクをアッシャー処理等により
除去する。
【００１６】続いて前記同様にして、半導体基板１２の
上面にレジストでイオン注入マスク５２を形成する。そ
して、このイオン注入マスク５２を用いて、半導体基板
１２の上層にｐ形の不純物をイオン注入する。そしてｎ
ｐｎバイポーラトランジスタの形成領域４とｎチャネル
ＪＦＥＴの形成領域５とを分離するためのｐ＋ チャネ
ルストッパー領域１４を形成する。
上面にレジストでイオン注入マスク５２を形成する。そ
して、このイオン注入マスク５２を用いて、半導体基板
１２の上層にｐ形の不純物をイオン注入する。そしてｎ
ｐｎバイポーラトランジスタの形成領域４とｎチャネル
ＪＦＥＴの形成領域５とを分離するためのｐ＋ チャネ
ルストッパー領域１４を形成する。
【００１７】その後、イオン注入マスク５２をアッシャ
ー処理等により除去する。次いで図３に示す如く、まず
前記同様にして、半導体基板１２の上面にレジストでイ
オン注入マスク５３を形成する。そしてこのイオン注入
マスク５３を用いて、半導体基板１２の上層で概ね矢印
の範囲で示すｎチャネルＪＦＥＴの形成領域５の一部分
にｐ形の不純物をイオン注入して、ボトムゲート拡散層
２０を形成する。
ー処理等により除去する。次いで図３に示す如く、まず
前記同様にして、半導体基板１２の上面にレジストでイ
オン注入マスク５３を形成する。そしてこのイオン注入
マスク５３を用いて、半導体基板１２の上層で概ね矢印
の範囲で示すｎチャネルＪＦＥＴの形成領域５の一部分
にｐ形の不純物をイオン注入して、ボトムゲート拡散層
２０を形成する。
【００１８】次に図４に示すように、通常のエピタキシ
ャル成長法により、半導体基板１２の上面にｎ形のエピ
タキシャル層１１を形成する。続いて通常のＬＯＣＯＳ
法により、当該エピタキシャル層１１を貫通する状態で
ｐ＋ チャネルストッパー領域１４に達する状態にトラ
ンジスタ分離領域１３を形成する。同時に、エピタキシ
ャル層１１を貫通する状態でｎ＋ コレクタ拡散層１５
に達する素子分離領域１８をバイポーラトランジスタの
形成領域４のエピタキシャル層１１の一部分に形成する
。このとき、ボトムゲート拡散層２０がエピタキシャル
層１１の下層に拡散する。
ャル成長法により、半導体基板１２の上面にｎ形のエピ
タキシャル層１１を形成する。続いて通常のＬＯＣＯＳ
法により、当該エピタキシャル層１１を貫通する状態で
ｐ＋ チャネルストッパー領域１４に達する状態にトラ
ンジスタ分離領域１３を形成する。同時に、エピタキシ
ャル層１１を貫通する状態でｎ＋ コレクタ拡散層１５
に達する素子分離領域１８をバイポーラトランジスタの
形成領域４のエピタキシャル層１１の一部分に形成する
。このとき、ボトムゲート拡散層２０がエピタキシャル
層１１の下層に拡散する。
【００１９】次いで図５に示す如く、前記同様にして、
エピタキシャル層１１の上面にレジストでイオン注入マ
スク５４を形成する。そしてこのイオン注入マスク５４
を用いて、ｎ形の不純物をｎチャネルＪＦＥＴの形成領
域５のエピタキシャル層１１中にイオン注入して、エピ
タキシャル層１１中でボトムゲート拡散層２０に接続す
る状態にｎ＋ チャネル形成領域２１を形成する。
エピタキシャル層１１の上面にレジストでイオン注入マ
スク５４を形成する。そしてこのイオン注入マスク５４
を用いて、ｎ形の不純物をｎチャネルＪＦＥＴの形成領
域５のエピタキシャル層１１中にイオン注入して、エピ
タキシャル層１１中でボトムゲート拡散層２０に接続す
る状態にｎ＋ チャネル形成領域２１を形成する。
【００２０】その後イオン注入マスク５４をアッシャー
処理等により除去する。次いで図６に示すように、熱酸
化法等を用いて、トランジスタ分離領域１３と素子分離
領域１８を除くエピタキシャル層１１の上面にシリコン
酸化膜５５を形成する。その後前記同様にしてシリコン
酸化膜５５側にイオン注入マスク５６を形成し、イオン
注入法により、トランジスタ分離領域１３（１３ａ）と
素子分離領域１８との間のエピタキシャル層１１および
ｎチャネルＪＦＥＴの形成領域５におけるトランジスタ
分離領域１３ａ，１３（１３ｂ）側にｎ形の不純物をイ
オン注入する。そして、ｎ＋ コレクタ引き出し拡散層
１９とソース・ドレイン拡散層２３，２４とを形成する
。
処理等により除去する。次いで図６に示すように、熱酸
化法等を用いて、トランジスタ分離領域１３と素子分離
領域１８を除くエピタキシャル層１１の上面にシリコン
酸化膜５５を形成する。その後前記同様にしてシリコン
酸化膜５５側にイオン注入マスク５６を形成し、イオン
注入法により、トランジスタ分離領域１３（１３ａ）と
素子分離領域１８との間のエピタキシャル層１１および
ｎチャネルＪＦＥＴの形成領域５におけるトランジスタ
分離領域１３ａ，１３（１３ｂ）側にｎ形の不純物をイ
オン注入する。そして、ｎ＋ コレクタ引き出し拡散層
１９とソース・ドレイン拡散層２３，２４とを形成する
。
【００２１】次いでイオン注入マスク５６をアッシャー
処理等により除去する。その後図７に示す如く、シリコ
ン酸化膜５５側の全面にレジスト膜を形成し、このレジ
スト膜に感光，現像処理を行って、後述するｎ＋ トッ
プゲート拡散層（２２）の形成領域上を除くｎチャネル
ＪＦＥＴの形成領域５を覆う状態にエッチングマスク５
７形成する。続いてエッチングマスク５７より露出して
いるシリコン酸化膜５５の２点鎖線部分をエッチングし
て除去し、残ったシリコン酸化膜５５で薄い絶縁膜（２
６）を形成する。
処理等により除去する。その後図７に示す如く、シリコ
ン酸化膜５５側の全面にレジスト膜を形成し、このレジ
スト膜に感光，現像処理を行って、後述するｎ＋ トッ
プゲート拡散層（２２）の形成領域上を除くｎチャネル
ＪＦＥＴの形成領域５を覆う状態にエッチングマスク５
７形成する。続いてエッチングマスク５７より露出して
いるシリコン酸化膜５５の２点鎖線部分をエッチングし
て除去し、残ったシリコン酸化膜５５で薄い絶縁膜（２
６）を形成する。
【００２２】その後エッチングマスク５７をアッシャー
処理等により除去する。次いで図８に示すように、薄い
絶縁膜２６の上面を含むエピタキシャル層１１の上面に
第１ｐｏｌｙ−Ｓｉ膜５８を形成する。その後イオン注
入法により、第１ｐｏｌｙ−Ｓｉ膜５８にｐ形に不純物
をイオン注入する。続いて前記図７で説明したと同様に
、第１ｐｏｌｙ−Ｓｉ膜５８の上面にレジスト膜よりな
るエッチングマスク５９を形成する。このエッチングマ
スク５９を用いてエッチングを行い、第１ｐｏｌｙ−Ｓ
ｉ膜５８でｐ＋ ベース引き出し電極（２５）を形成す
るとともにｐ＋ ゲート引き出し電極（２８）を形成す
る。
処理等により除去する。次いで図８に示すように、薄い
絶縁膜２６の上面を含むエピタキシャル層１１の上面に
第１ｐｏｌｙ−Ｓｉ膜５８を形成する。その後イオン注
入法により、第１ｐｏｌｙ−Ｓｉ膜５８にｐ形に不純物
をイオン注入する。続いて前記図７で説明したと同様に
、第１ｐｏｌｙ−Ｓｉ膜５８の上面にレジスト膜よりな
るエッチングマスク５９を形成する。このエッチングマ
スク５９を用いてエッチングを行い、第１ｐｏｌｙ−Ｓ
ｉ膜５８でｐ＋ ベース引き出し電極（２５）を形成す
るとともにｐ＋ ゲート引き出し電極（２８）を形成す
る。
【００２３】続いてエッチングマスク５９をアッシャー
処理等により除去する。次いで図９に示すように、熱拡
散処理を行って、ｐ＋ ベース引き出し電極２５に含ま
れるｐ形の不純物をエピタキシャル層１１の上層に拡散
して、ｐ＋ グラフトベース領域６０を形成する。また
ｐ＋ ゲート引き出し電極２８に含まれるｐ形の不純物
をエピタキシャル層１１の上層に拡散して、ｐ＋ トッ
プゲート拡散層２２を形成する。その後ホトリソグラフ
ィー技術により、ｐ＋ ベース拡散層１６の形成領域上
に開口を設けたイオン注入マスク（図示せず）を形成す
る。続いて開口よりエピタキシャル層１１の上層にｐ形
の不純物をイオン注入して、真性ベース領域６１を形成
する。この真性ベース領域６１と前記グラフトベース領
域６０とがｐ＋ベース拡散層１６になる。その後イオン
注入マスクをアッシャー処理等により除去する。
処理等により除去する。次いで図９に示すように、熱拡
散処理を行って、ｐ＋ ベース引き出し電極２５に含ま
れるｐ形の不純物をエピタキシャル層１１の上層に拡散
して、ｐ＋ グラフトベース領域６０を形成する。また
ｐ＋ ゲート引き出し電極２８に含まれるｐ形の不純物
をエピタキシャル層１１の上層に拡散して、ｐ＋ トッ
プゲート拡散層２２を形成する。その後ホトリソグラフ
ィー技術により、ｐ＋ ベース拡散層１６の形成領域上
に開口を設けたイオン注入マスク（図示せず）を形成す
る。続いて開口よりエピタキシャル層１１の上層にｐ形
の不純物をイオン注入して、真性ベース領域６１を形成
する。この真性ベース領域６１と前記グラフトベース領
域６０とがｐ＋ベース拡散層１６になる。その後イオン
注入マスクをアッシャー処理等により除去する。
【００２４】次いで図１０に示す如く、化学的気相成長
法等によって、ｐ＋ ベース引き出し電極２５やｐ＋
ゲート引き出し電極２８側の全面にシリコン酸化膜より
なる層間絶縁膜２９を形成する。続いて、ｎ＋ エミッ
タ拡散層の形成領域上に開口６２を設けたレジストより
なるエッチングマスク６３を形成する。続いてエッチン
グを行って、開口６２より露出している層間絶縁膜２９
のうち２点鎖線で示した層間絶縁膜２９を除去してコン
タクトホール３１を形成する。
法等によって、ｐ＋ ベース引き出し電極２５やｐ＋
ゲート引き出し電極２８側の全面にシリコン酸化膜より
なる層間絶縁膜２９を形成する。続いて、ｎ＋ エミッ
タ拡散層の形成領域上に開口６２を設けたレジストより
なるエッチングマスク６３を形成する。続いてエッチン
グを行って、開口６２より露出している層間絶縁膜２９
のうち２点鎖線で示した層間絶縁膜２９を除去してコン
タクトホール３１を形成する。
【００２５】その後、エッチングマスク６３をアッシャ
ー処理等により除去する。次いで図１１に示すように、
化学的気相成長法により、コンタクトホール３１を含む
層間絶縁膜２９側のｐｏｌｙ−Ｓｉ膜６４を形成し、イ
オン注入法によりｎ形不純物（例えばヒ素〔Ａｓ〕）を
イオン注入する。続いてｎ＋ エミッタ引き出し電極３
４の形成領域におけるｐｏｌｙ−Ｓｉ膜６４の上面にレ
ジスト膜よりなるエッチングマスク６５（１点鎖線部分
）を形成する。その後エッチングを行って２点鎖線部分
のｐｏｌｙ−Ｓｉ膜６４を除去し、残ったｐｏｌｙ−Ｓ
ｉ膜６４でｎ＋ エミッタ引き出し電極３４を形成する
。次いで、エッチングマスク６５をアッシャー処理等に
より除去する。その後、熱拡散処理を行って、ｎ＋ エ
ッチング引き出し電極３４に含まれるｎ形の不純物（ヒ
素）をｐ＋ ベース拡散層１６の上層に拡散して、ｎ＋
エミッタ拡散層１７を形成する。
ー処理等により除去する。次いで図１１に示すように、
化学的気相成長法により、コンタクトホール３１を含む
層間絶縁膜２９側のｐｏｌｙ−Ｓｉ膜６４を形成し、イ
オン注入法によりｎ形不純物（例えばヒ素〔Ａｓ〕）を
イオン注入する。続いてｎ＋ エミッタ引き出し電極３
４の形成領域におけるｐｏｌｙ−Ｓｉ膜６４の上面にレ
ジスト膜よりなるエッチングマスク６５（１点鎖線部分
）を形成する。その後エッチングを行って２点鎖線部分
のｐｏｌｙ−Ｓｉ膜６４を除去し、残ったｐｏｌｙ−Ｓ
ｉ膜６４でｎ＋ エミッタ引き出し電極３４を形成する
。次いで、エッチングマスク６５をアッシャー処理等に
より除去する。その後、熱拡散処理を行って、ｎ＋ エ
ッチング引き出し電極３４に含まれるｎ形の不純物（ヒ
素）をｐ＋ ベース拡散層１６の上層に拡散して、ｎ＋
エミッタ拡散層１７を形成する。
【００２６】次いで、図１２に示す如く、ホトリソグラ
フィー技術とエッチングとにより、ｐ＋ ベース引き出
し電極２５上，ｎ＋ コレクタ引き出し拡散層１９上，
ｐ＋ ゲート引き出し電極２８上およびｎ＋ ソースド
レイン拡散層２３，２４上の層間絶縁膜２９にコンタク
トホール３０，３２，３３，３９および４０を設ける。 このときコンタクトホール３９，４０は薄い絶縁膜２６
を貫通した状態に設けられる。次いで層間絶縁膜２９側
の全面に例えばアルミニウム合金膜を形成し、その後ホ
トリソグラフィー技術とエッチングとにより、アルミニ
ウム合金膜でベース電極３４，エミッタ電極３５，コレ
クタ電極３７，ゲート電極３８およびソース・ドレイン
電極４１，４２を形成する。
フィー技術とエッチングとにより、ｐ＋ ベース引き出
し電極２５上，ｎ＋ コレクタ引き出し拡散層１９上，
ｐ＋ ゲート引き出し電極２８上およびｎ＋ ソースド
レイン拡散層２３，２４上の層間絶縁膜２９にコンタク
トホール３０，３２，３３，３９および４０を設ける。 このときコンタクトホール３９，４０は薄い絶縁膜２６
を貫通した状態に設けられる。次いで層間絶縁膜２９側
の全面に例えばアルミニウム合金膜を形成し、その後ホ
トリソグラフィー技術とエッチングとにより、アルミニ
ウム合金膜でベース電極３４，エミッタ電極３５，コレ
クタ電極３７，ゲート電極３８およびソース・ドレイン
電極４１，４２を形成する。
【００２７】なお、上記図２ないし図９で説明した各イ
オン注入マスク除去後には通常イオン注入した不純物を
拡散するとともにイオン注入した部分に発生する結晶欠
陥等を解消するための熱処理を行う。
オン注入マスク除去後には通常イオン注入した不純物を
拡散するとともにイオン注入した部分に発生する結晶欠
陥等を解消するための熱処理を行う。
【００２８】上記製造方法によれば、前記図２ないし図
５で説明したイオン注入工程でボトムゲート拡散層２０
とｎ＋ チャネル拡散層領域２１とを形成し、ｐ＋ グ
ラフトベース領域６０の形成時にｐ＋ トップゲート拡
散層２２を形成して、ｎ＋ コレクタ引き出し拡散層１
９の形成時にｎ＋ ソース・ドレイン拡散層２３，２４
を形成する。このため、ｎｐｎバイポーラトランジスタ
の製造プロセスに、前記図２ないし図５で説明したイオ
ン注入工程を加えるだけで、同一半導体基板１２にｎｐ
ｎバイポーラトランジスタ２と高耐圧で高相互コンダク
タンスを有するｎチャネルＪＦＥＴ３とが形成される。
５で説明したイオン注入工程でボトムゲート拡散層２０
とｎ＋ チャネル拡散層領域２１とを形成し、ｐ＋ グ
ラフトベース領域６０の形成時にｐ＋ トップゲート拡
散層２２を形成して、ｎ＋ コレクタ引き出し拡散層１
９の形成時にｎ＋ ソース・ドレイン拡散層２３，２４
を形成する。このため、ｎｐｎバイポーラトランジスタ
の製造プロセスに、前記図２ないし図５で説明したイオ
ン注入工程を加えるだけで、同一半導体基板１２にｎｐ
ｎバイポーラトランジスタ２と高耐圧で高相互コンダク
タンスを有するｎチャネルＪＦＥＴ３とが形成される。
【００２９】次に上記製造方法よりもボトムゲート拡散
層２０の厚さを均一に形成してｎチャネルＪＦＥＴ３の
相互コンダクタンス等電気的特性をさらに高める製造方
法を図１３ないし図１５により説明する。まず図１３に
示すように、ｐ形単結晶シリコン製の半導体基板１２の
上面にレジストよりなるイオン注入マスク７１を形成す
る。このイオン注入マスク７１を用いてｎ形の不純物を
半導体基板１２の上層に注入して、ｎ＋ 埋込み拡散層
７２（ｎ＋ コレクタ領域１５）を形成する。
層２０の厚さを均一に形成してｎチャネルＪＦＥＴ３の
相互コンダクタンス等電気的特性をさらに高める製造方
法を図１３ないし図１５により説明する。まず図１３に
示すように、ｐ形単結晶シリコン製の半導体基板１２の
上面にレジストよりなるイオン注入マスク７１を形成す
る。このイオン注入マスク７１を用いてｎ形の不純物を
半導体基板１２の上層に注入して、ｎ＋ 埋込み拡散層
７２（ｎ＋ コレクタ領域１５）を形成する。
【００３０】その後、イオン注入マスク７１をアッシャ
ー処理等により除去する。次いで図１４に示す如く、エ
ピタキシャル成長法によって、半導体基板１２の上面に
ｎ形のエピタキシャル層１１を形成する。続いてＬＯＣ
ＯＳ法により、矢印の範囲に示すｎｐｎバイポーラトラ
ンジスタの形成領域４と別の矢印の範囲に示すｎチャネ
ルＪＦＥＴの形成領域５とを分離するためのトランジス
タ分離領域１３を形成する。同時に後述するｎ＋ コレ
クタ引き出し拡散層とｐ＋ ベース拡散層とを分離する
ための素子分離領域１８をｎｐｎバイポーラトランジス
タの形成領域４におけるエピタキシャル層１１の一部分
に形成する。
ー処理等により除去する。次いで図１４に示す如く、エ
ピタキシャル成長法によって、半導体基板１２の上面に
ｎ形のエピタキシャル層１１を形成する。続いてＬＯＣ
ＯＳ法により、矢印の範囲に示すｎｐｎバイポーラトラ
ンジスタの形成領域４と別の矢印の範囲に示すｎチャネ
ルＪＦＥＴの形成領域５とを分離するためのトランジス
タ分離領域１３を形成する。同時に後述するｎ＋ コレ
クタ引き出し拡散層とｐ＋ ベース拡散層とを分離する
ための素子分離領域１８をｎｐｎバイポーラトランジス
タの形成領域４におけるエピタキシャル層１１の一部分
に形成する。
【００３１】次いで図１５に示すように、エピタキシャ
ル層１１の上面に例えばレジストよりなるイオン注入マ
スク７３を形成する。続いてイオン注入マスク７３を用
いて、ｐ形の不純物を半導体基板１２の上層にイオン注
入する。そして、ｎチャネルＪＦＥＴの形成領域５にお
ける半導体基板１２の上層とエピタキシャル層１１の下
層とにボトムゲート拡散層２０を形成する。また同時に
、トランジスタ分離領域１３の下面に接続する状態で半
導体基板１２の上層にｐ＋ チャネルストッパー領域１
４を形成する。
ル層１１の上面に例えばレジストよりなるイオン注入マ
スク７３を形成する。続いてイオン注入マスク７３を用
いて、ｐ形の不純物を半導体基板１２の上層にイオン注
入する。そして、ｎチャネルＪＦＥＴの形成領域５にお
ける半導体基板１２の上層とエピタキシャル層１１の下
層とにボトムゲート拡散層２０を形成する。また同時に
、トランジスタ分離領域１３の下面に接続する状態で半
導体基板１２の上層にｐ＋ チャネルストッパー領域１
４を形成する。
【００３２】その後イオン注入マスク７３をアッシャー
処理等により除去する。続いて前記図５で説明したと同
様に、エピタキシャル層１１の上面に例えばレジストよ
りなるイオン注入マスク５４を形成する。続いてイオン
注入マスク５４を用いて、ｎ形の不純物をエピタキシャ
ル層１１中にイオン注入する。そして、ｎチャネルＪＦ
ＥＴの形成領域５におけるエピタキシャル層１１中にボ
トムゲート拡散層２０に接続するｎ＋ チャネル形成領
域２１を形成する。これ以降の製造方法は、図６ないし
図１２で説明した製造方法と同様なので、ここでの説明
は省略する。なお上記各イオン注入マスク除去後には、
通常イオン注入した不純物を拡散するとともにイオン注
入した部分に発生する結晶欠陥等を解消するために熱処
理を行う。
処理等により除去する。続いて前記図５で説明したと同
様に、エピタキシャル層１１の上面に例えばレジストよ
りなるイオン注入マスク５４を形成する。続いてイオン
注入マスク５４を用いて、ｎ形の不純物をエピタキシャ
ル層１１中にイオン注入する。そして、ｎチャネルＪＦ
ＥＴの形成領域５におけるエピタキシャル層１１中にボ
トムゲート拡散層２０に接続するｎ＋ チャネル形成領
域２１を形成する。これ以降の製造方法は、図６ないし
図１２で説明した製造方法と同様なので、ここでの説明
は省略する。なお上記各イオン注入マスク除去後には、
通常イオン注入した不純物を拡散するとともにイオン注
入した部分に発生する結晶欠陥等を解消するために熱処
理を行う。
【００３３】上記図１３ないし図１５により説明した製
造方法によれば、エピタキシャル層１１を形成した後に
イオン注入法によりボトムゲート拡散層２０を形成する
。このため、ボトムゲート拡散層２０を形成するイオン
注入後の熱処理でボトムゲート拡散層２０の厚さが決定
するので、ボトムゲート拡散層２０の厚さは設計値に形
成される。
造方法によれば、エピタキシャル層１１を形成した後に
イオン注入法によりボトムゲート拡散層２０を形成する
。このため、ボトムゲート拡散層２０を形成するイオン
注入後の熱処理でボトムゲート拡散層２０の厚さが決定
するので、ボトムゲート拡散層２０の厚さは設計値に形
成される。
【００３４】
【発明の効果】以上、説明したように本発明によれば、
接合型電界効果トランジスタのボトムゲート拡散層を半
導体基板の上層に形成し、このボトムゲート拡散層に接
続する状態でエピタキシャル層の下層にチャネル形成領
域を形成することにより、バイポーラトランジスタの製
造プロセスで高耐圧で高相互コンダクタンスを有する接
合型電界効果トランジスタを形成することが可能になる
。このため、バイポーラトランジスタと接合型電界効果
トランジスタとを１チップに形成できる。よって、バイ
ポーラトランジスタに対して高耐圧で高相互コンダクタ
ンスを有する接合型電界効果トランジスタを外付けする
必要が無くなるので、外付け部品の削減が図れ、外付け
するコストの低減が可能になる。
接合型電界効果トランジスタのボトムゲート拡散層を半
導体基板の上層に形成し、このボトムゲート拡散層に接
続する状態でエピタキシャル層の下層にチャネル形成領
域を形成することにより、バイポーラトランジスタの製
造プロセスで高耐圧で高相互コンダクタンスを有する接
合型電界効果トランジスタを形成することが可能になる
。このため、バイポーラトランジスタと接合型電界効果
トランジスタとを１チップに形成できる。よって、バイ
ポーラトランジスタに対して高耐圧で高相互コンダクタ
ンスを有する接合型電界効果トランジスタを外付けする
必要が無くなるので、外付け部品の削減が図れ、外付け
するコストの低減が可能になる。
【図１】実施例の概略構成断面図である。
【図２】実施例の製造工程図である。
【図３】実施例の製造工程図である。
【図４】実施例の製造工程図である。
【図５】実施例の製造工程図である。
【図６】実施例の製造工程図である。
【図７】実施例の製造工程図である。
【図８】実施例の製造工程図である。
【図９】実施例の製造工程図である。
【図１０】実施例の製造工程図である。
【図１１】実施例の製造工程図である。
【図１２】実施例の製造工程図である。
【図１３】実施例の製造工程図である。
【図１４】実施例の製造工程図である。
【図１５】実施例の製造工程図である。
１ 半導体装置
２ ｎｐｎバイポーラトランジスタ
３ ｎチャネル接合型電界効果トランジスタ（ｎチャ
ネルＪＦＥＴ） ４ ｎｐｎバイポーラトランジスタの形成領域５
ｎチャネル接合型電界効果トランジスタ（ｎチャネルＪ
ＦＥＴ）の形成領域 １１ エピタキシャル層 １２ 半導体基板 １３ トランジスタ分離領域 １５ ｎ＋ コレクタ領域 １６ ｐ＋ ベース拡散層 １７ ｎ＋ エミッタ拡散層 １８ 素子分離領域 １９ ｎ＋ コレクタ引き出し拡散層２０ ボトム
ゲート拡散層 ２１ ｎ＋ チャネル形成領域 ２２ ｐ＋ トップゲート拡散層 ２３ ソース・ドレイン拡散層 ２４ ソース・ドレイン拡散層
ネルＪＦＥＴ） ４ ｎｐｎバイポーラトランジスタの形成領域５
ｎチャネル接合型電界効果トランジスタ（ｎチャネルＪ
ＦＥＴ）の形成領域 １１ エピタキシャル層 １２ 半導体基板 １３ トランジスタ分離領域 １５ ｎ＋ コレクタ領域 １６ ｐ＋ ベース拡散層 １７ ｎ＋ エミッタ拡散層 １８ 素子分離領域 １９ ｎ＋ コレクタ引き出し拡散層２０ ボトム
ゲート拡散層 ２１ ｎ＋ チャネル形成領域 ２２ ｐ＋ トップゲート拡散層 ２３ ソース・ドレイン拡散層 ２４ ソース・ドレイン拡散層
Claims (1)
- 【請求項１】 バイポーラトランジスタと接合型電界
効果トランジスタとよりなる半導体装置であって、エピ
タキシャル層を上面に形成した半導体基板と、バイポー
ラトランジスタの形成領域と接合型電界効果トランジス
タの形成領域とを除く前記エピタキシャル層に形成した
トランジスタ分離領域と、前記バイポーラトランジスタ
の形成領域における前記半導体基板の上層に形成したコ
レクタ拡散層と、前記コレクタ拡散層に接続する状態で
前記バイポーラトランジスタの形成領域の前記エピタキ
シャル層に形成したベース拡散層と、前記ベース拡散層
の上層の一部分に形成したエミッタ拡散層と、前記ベー
ス拡散層に隣接する状態で前記バイポーラトランジスタ
の形成領域の前記エピタキシャル層に形成した素子分離
領域と、前記コレクタ拡散層に接続する状態で前記素子
分離領域に対して前記ベース拡散層とは反対側の前記バ
イポーラトランジスタの形成領域におけるエピタキシャ
ル層に形成したコレクタ引き出し拡散層と、前記接合型
電界効果トランジスタの形成領域における前記半導体基
板の上層に形成したボトムゲート拡散層と、前記ボトム
ゲート拡散層に接続する状態で前記接合型電界効果トラ
ンジスタの形成領域の前記エピタキシャル層に形成した
チャネル形成領域と、前記チャネル形成領域に接続する
状態で前記接合型電界効果トランジスタの形成領域の前
記エピタキシャル層に形成したトップゲート拡散層と、
前記接合型電界効果トランジスタの形成領域の前記エピ
タキシャル層で前記チャネル形成領域の両側に形成した
ソース・ドレイン拡散層とによりなることを特徴とする
半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3081410A JPH04291952A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
| KR1019920004485A KR100206295B1 (ko) | 1991-03-20 | 1992-03-19 | 반도체장치 |
| US07/855,093 US5254864A (en) | 1991-03-20 | 1992-03-20 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3081410A JPH04291952A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291952A true JPH04291952A (ja) | 1992-10-16 |
Family
ID=13745568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3081410A Pending JPH04291952A (ja) | 1991-03-20 | 1991-03-20 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5254864A (ja) |
| JP (1) | JPH04291952A (ja) |
| KR (1) | KR100206295B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012209473A (ja) * | 2011-03-30 | 2012-10-25 | National Institute Of Advanced Industrial & Technology | 半導体の製造方法及び半導体装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2957795B2 (ja) * | 1992-03-16 | 1999-10-06 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2739018B2 (ja) * | 1992-10-21 | 1998-04-08 | 三菱電機株式会社 | 誘電体分離半導体装置及びその製造方法 |
| US5670393A (en) * | 1995-07-12 | 1997-09-23 | Lsi Logic Corporation | Method of making combined metal oxide semiconductor and junction field effect transistor device |
| US5731619A (en) * | 1996-05-22 | 1998-03-24 | International Business Machines Corporation | CMOS structure with FETS having isolated wells with merged depletions and methods of making same |
| JP3709668B2 (ja) * | 1997-09-02 | 2005-10-26 | ソニー株式会社 | 半導体装置とその製造方法 |
| JP3634660B2 (ja) | 1999-03-09 | 2005-03-30 | 三洋電機株式会社 | 半導体装置 |
| US7791177B2 (en) * | 2007-12-10 | 2010-09-07 | Infineon Technologies Ag | Electronic device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5068756A (en) * | 1989-02-16 | 1991-11-26 | Texas Instruments Incorporated | Integrated circuit composed of group III-V compound field effect and bipolar semiconductors |
-
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012209473A (ja) * | 2011-03-30 | 2012-10-25 | National Institute Of Advanced Industrial & Technology | 半導体の製造方法及び半導体装置 |
Also Published As
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