JPS6097669A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6097669A JPS6097669A JP58204663A JP20466383A JPS6097669A JP S6097669 A JPS6097669 A JP S6097669A JP 58204663 A JP58204663 A JP 58204663A JP 20466383 A JP20466383 A JP 20466383A JP S6097669 A JPS6097669 A JP S6097669A
- Authority
- JP
- Japan
- Prior art keywords
- region
- emitter
- integrated circuit
- semiconductor integrated
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体集積回路装置に係り、特にバイポーラト
ランジスタ、ＭＯＳトランジスタ等の能動素子を同一基
板上に形成した半導体集積回路装置に関する。
ランジスタ、ＭＯＳトランジスタ等の能動素子を同一基
板上に形成した半導体集積回路装置に関する。
バイポーラトランジスタとＭＯＳトランジスタが混在す
る回路において、バイポーラトランジスタを駆動する回
路として第１図の如き回路がよく知られている。このよ
うな回路を同一基板上に作成しようとするとき、特にベ
ース・エミッタ間のバイアス調整のための抵抗Ｒ８は、
従来第２図、第３図の如く、トランジスタと電気的に分
離された領域に設けた拡散抵抗を用いていた。しかし、
この構造では、拡散抵抗の領域が大きく装置の高集積化
の妨げになっていた。
る回路において、バイポーラトランジスタを駆動する回
路として第１図の如き回路がよく知られている。このよ
うな回路を同一基板上に作成しようとするとき、特にベ
ース・エミッタ間のバイアス調整のための抵抗Ｒ８は、
従来第２図、第３図の如く、トランジスタと電気的に分
離された領域に設けた拡散抵抗を用いていた。しかし、
この構造では、拡散抵抗の領域が大きく装置の高集積化
の妨げになっていた。
ここで１はＭＯＳ）ランジスタ、２はＮＰＮ）ランジス
タ、３はバイアス用抵抗、４はベース拡散領域、５はエ
ミッタ拡散領域、６はコレクタ拡散領域、７はＡｔ電極
、８は絶縁分離領域、９はＰ基板、１０はＮ０埋込み層
、１１はＮウェル領域、１４はＮ９コレクタ領域、１５
はＰ＋拡散領域、１７はＬＯＣＯ８酸化膜、１８はＰＳ
Ｇ膜である。
タ、３はバイアス用抵抗、４はベース拡散領域、５はエ
ミッタ拡散領域、６はコレクタ拡散領域、７はＡｔ電極
、８は絶縁分離領域、９はＰ基板、１０はＮ０埋込み層
、１１はＮウェル領域、１４はＮ９コレクタ領域、１５
はＰ＋拡散領域、１７はＬＯＣＯ８酸化膜、１８はＰＳ
Ｇ膜である。
本発明の目的は、バイポーラトランジスタを同一基板上
に作成する半導体集積回路装置で、前記問題点を解消し
回路の高集積化及び高速化を実現する半導体集積回路装
置を提供するにある。
に作成する半導体集積回路装置で、前記問題点を解消し
回路の高集積化及び高速化を実現する半導体集積回路装
置を提供するにある。
本発明の半導体集積回路装置の特徴は、バイポーラトラ
ンジスタとＭＯＳ）う／ジスタを同一基板上に形成する
半導体集積回路装置において、基板表面に形成した、高
抵抗領域と低抵抗領域とを有する連続した多結晶及び／
または非晶質シリコン層により、高抵抗領域でバイポー
ラトランジスタのエミッタ・ベース間のバイアス抵抗、
低抵抗領域でバイポーラトランジスタのエミッタ領域を
形成したことを特徴とする半導体集積回路装置にある。
ンジスタとＭＯＳ）う／ジスタを同一基板上に形成する
半導体集積回路装置において、基板表面に形成した、高
抵抗領域と低抵抗領域とを有する連続した多結晶及び／
または非晶質シリコン層により、高抵抗領域でバイポー
ラトランジスタのエミッタ・ベース間のバイアス抵抗、
低抵抗領域でバイポーラトランジスタのエミッタ領域を
形成したことを特徴とする半導体集積回路装置にある。
以下本発明に係る半導体集積回路装置を一実施例により
説明する。 □ 本発明においては、第４図（ａ）に示す如く、先ず例え
ばＰ型基板９上にＮ型高濃度領域１０を形成した上にＮ
型エピタキシャル層を形成し、さらにＮ型埋込層１０上
にはＮウェル１１を形成する。
説明する。 □ 本発明においては、第４図（ａ）に示す如く、先ず例え
ばＰ型基板９上にＮ型高濃度領域１０を形成した上にＮ
型エピタキシャル層を形成し、さらにＮ型埋込層１０上
にはＮウェル１１を形成する。
その後、ＬＯＣＯ８（ｌｏｃａｌ ｏｘｉｄｉｚａｔｉ
ｏｎ ｏｆｓｉｌｉｃｏｎ）酸化膜１７により、各素子
領域を分離した後ＭＯ８）ランジスタのゲート２２及び
Ｐ型ベース拡散層４、Ｎ０コレクタ拡散層１４、エミツ
タ窓２３を形成する。
ｏｎ ｏｆｓｉｌｉｃｏｎ）酸化膜１７により、各素子
領域を分離した後ＭＯ８）ランジスタのゲート２２及び
Ｐ型ベース拡散層４、Ｎ０コレクタ拡散層１４、エミツ
タ窓２３を形成する。
次に第４図（ｂ）に示す如く、ポリシリコン層２５を基
板全面に２５００人被着１、その後Ｎ型不純物であるひ
素を８０ＫｅＶのエネルギーで５Ｘ１０”ｃｒｒＩ−”
イオン打込み２４する。
板全面に２５００人被着１、その後Ｎ型不純物であるひ
素を８０ＫｅＶのエネルギーで５Ｘ１０”ｃｒｒＩ−”
イオン打込み２４する。
次に第４図（ｅ）に示す如く、ポリシリコン２５の一部
をフォトレジスト２６でマスクして他の領域にひ素を８
０ＫｅＶのエネルギーで１×１０１６ｃｒｎ−２イオン
打込み２４する。
をフォトレジスト２６でマスクして他の領域にひ素を８
０ＫｅＶのエネルギーで１×１０１６ｃｒｎ−２イオン
打込み２４する。
次に第４図（ｄ）に示す如く、フォトレジスト２６を除
去後、１０００ｔｌｌ’、 ３０分熱処理してエミッタ
拡散領域５を形成し、さらにフォトリソグラフィー技術
とプラズマエツチング技術により第４図（ｄ）の如くエ
ミッタ領域５上と連続する一部のポリシリコン２５を除
いて、ポリシリコンをエッチンク除去する。
去後、１０００ｔｌｌ’、 ３０分熱処理してエミッタ
拡散領域５を形成し、さらにフォトリソグラフィー技術
とプラズマエツチング技術により第４図（ｄ）の如くエ
ミッタ領域５上と連続する一部のポリシリコン２５を除
いて、ポリシリコンをエッチンク除去する。
次に第４図（ｅ）に示す如＜ＭＯＳ）ランジスタのソー
スとドレインとして働らく、Ｐ９拡散領域１５をひ素の
イオン打込みによりセルアラインで形成した後表面にＰ
ＳＧ膜１８（６０００Ａ）を形成する。
スとドレインとして働らく、Ｐ９拡散領域１５をひ素の
イオン打込みによりセルアラインで形成した後表面にＰ
ＳＧ膜１８（６０００Ａ）を形成する。
次に第４図（ｆ）に示す如く、電極のコンタクト用の窓
あけをフォトリソグラフィー技術を用いて行なった後Ａ
ｔ電極を形成する。
あけをフォトリソグラフィー技術を用いて行なった後Ａ
ｔ電極を形成する。
第５図は、前記の工程により形成されたバイポーラトラ
ンジスタと抵抗を含む素子の平面構造を示す図である。
ンジスタと抵抗を含む素子の平面構造を示す図である。
エミッタ領域５上から、絶縁分離領域上を通りベースコ
ンタクト領域２１近くまでポリシリコン層１９．２０が
形成されている。さらに、このポリシリコン層１９．２
０は、低抵抗（３０Ω／Ｄ）の領域１９と高抵抗（１０
にΩ／口）の領域２０にわかれていて、ベースコンタク
ト領域２１と低抵抗ポリシリコン１９はＡｔ電極で接続
されている。
ンタクト領域２１近くまでポリシリコン層１９．２０が
形成されている。さらに、このポリシリコン層１９．２
０は、低抵抗（３０Ω／Ｄ）の領域１９と高抵抗（１０
にΩ／口）の領域２０にわかれていて、ベースコンタク
ト領域２１と低抵抗ポリシリコン１９はＡｔ電極で接続
されている。
このような平面構造にすることにより拡散抵抗領域（第
２図４）を用いることなく小さい面積の中に素子を形成
でき、かつ低抵抗ポリシリコン領域１９からエミッタ拡
散することにより浅いエミッタが容易に形成でき第１図
の″ような回路の高集積化、高速化を達成できる。さら
にコンタクト窓の数が大幅に減ることにより、素子歩留
りも良くなる。
２図４）を用いることなく小さい面積の中に素子を形成
でき、かつ低抵抗ポリシリコン領域１９からエミッタ拡
散することにより浅いエミッタが容易に形成でき第１図
の″ような回路の高集積化、高速化を達成できる。さら
にコンタクト窓の数が大幅に減ることにより、素子歩留
りも良くなる。
ポリシリコン膜２５を高抵抗領域１９と低抵抗領域２０
にわける理由は、以下の通り。
にわける理由は、以下の通り。
まず、本実施例では、ポリシリコン膜２５はバイポーラ
Ｔ、のエミッタ領域の形成と、同じバイポーラＴｒのエ
ミッタ・ベース間のバイアス抵抗の形成に用いられる。
Ｔ、のエミッタ領域の形成と、同じバイポーラＴｒのエ
ミッタ・ベース間のバイアス抵抗の形成に用いられる。
ここで、トランジスタのエミッタ注入効率を高くするた
め、エミッタの不純物濃度は、高くする必要がある。そ
のため、エミッタ形成領域上のポリシリコンには、高ド
ーズ量のイオン打込みをし、ポリシリコン自体を低抵抗
化し、シリコン内の不純物濃度を高くする。一方、エミ
ッタ・ベース間のバイアス抵抗は数にΩ〜斂十にΩの比
較的高い抵抗が必要である。したがってエミッタ形成の
ための低抵抗化したポリシリコンでは、層抵抗値で２０
〜３０Ω／口となり、パイアス抵抗として使うためには
、広い面積が必要となり実用的でない。そこで、バイア
ス抵抗として用いる領域のポリシリコン膜へのイオン打
込みを少なくすることにより、高抵抗領域２０を形成す
る。
め、エミッタの不純物濃度は、高くする必要がある。そ
のため、エミッタ形成領域上のポリシリコンには、高ド
ーズ量のイオン打込みをし、ポリシリコン自体を低抵抗
化し、シリコン内の不純物濃度を高くする。一方、エミ
ッタ・ベース間のバイアス抵抗は数にΩ〜斂十にΩの比
較的高い抵抗が必要である。したがってエミッタ形成の
ための低抵抗化したポリシリコンでは、層抵抗値で２０
〜３０Ω／口となり、パイアス抵抗として使うためには
、広い面積が必要となり実用的でない。そこで、バイア
ス抵抗として用いる領域のポリシリコン膜へのイオン打
込みを少なくすることにより、高抵抗領域２０を形成す
る。
このようにシリコン表面のポリシリコン膜に高抵抗領域
１９と低抵抗領域２０を作ることにより、バイポーラト
ランジスタのエミッタとエミッタ・ベース間のバイアス
抵抗を同時にかつ小面積テ形成できる。
１９と低抵抗領域２０を作ることにより、バイポーラト
ランジスタのエミッタとエミッタ・ベース間のバイアス
抵抗を同時にかつ小面積テ形成できる。
以上述べた様に本発明によれば高集積化及び高速化を実
現できる半導体集積回路装置を得ることができる。
現できる半導体集積回路装置を得ることができる。
第１図は、本発明を適用する半導体集積回路、第２図は
、従来法による平面構造を示す図、第３図は、従来法に
よる素子の縦断面図、第４図は、本発明の一実施例を示
す図、第５図は、本発明による平面構造図である。 １・・・ＭＯＳ）ランジスタ、２・・・ＮＰＮバイポー
ラトランジスタ、１９・・・低抵抗ポリシリコン、２０
第 ４ 図 第１頁の続き ［相］発 明 者 平 −尾 充 日立市幸町３所内 ［相］発 明 者 亀 井 達 弥 日立市幸町３所内
、従来法による平面構造を示す図、第３図は、従来法に
よる素子の縦断面図、第４図は、本発明の一実施例を示
す図、第５図は、本発明による平面構造図である。 １・・・ＭＯＳ）ランジスタ、２・・・ＮＰＮバイポー
ラトランジスタ、１９・・・低抵抗ポリシリコン、２０
第 ４ 図 第１頁の続き ［相］発 明 者 平 −尾 充 日立市幸町３所内 ［相］発 明 者 亀 井 達 弥 日立市幸町３所内
Claims (1)
- １、バイポーラトランジスタを基板上に形成する半導体
集積回路装置において、基板表面に形成した、高抵抗領
域と低抵抗領域とを有する連続した多結晶及び／または
非晶質シリコン層により、高抵抗領域でバイポーラトラ
ンジスタのエミッタ・ベース間のバイアス抵抗、低抵抗
領域でバイポーラトランジスタのエミッタ領域を形成し
たことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204663A JPS6097669A (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58204663A JPS6097669A (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6097669A true JPS6097669A (ja) | 1985-05-31 |
Family
ID=16494218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58204663A Pending JPS6097669A (ja) | 1983-11-02 | 1983-11-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6097669A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459856A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Manufacture of integrated circuit |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338992A (en) * | 1976-09-22 | 1978-04-10 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5519871A (en) * | 1978-07-28 | 1980-02-12 | Mitsubishi Electric Corp | Transistor |
| JPS55156360A (en) * | 1979-05-21 | 1980-12-05 | Exxon Research Engineering Co | Integrated high speed semiconductor power switching device |
-
1983
- 1983-11-02 JP JP58204663A patent/JPS6097669A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338992A (en) * | 1976-09-22 | 1978-04-10 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS5519871A (en) * | 1978-07-28 | 1980-02-12 | Mitsubishi Electric Corp | Transistor |
| JPS55156360A (en) * | 1979-05-21 | 1980-12-05 | Exxon Research Engineering Co | Integrated high speed semiconductor power switching device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459856A (en) * | 1987-08-31 | 1989-03-07 | Nec Corp | Manufacture of integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930008018B1 (ko) | 바이씨모스장치 및 그 제조방법 | |
| KR880006781A (ko) | 반도체 집적회로 및 그 제조방법 | |
| KR100223600B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPH0348457A (ja) | 半導体装置およびその製造方法 | |
| JPH0557741B2 (ja) | ||
| US4819055A (en) | Semiconductor device having a PN junction formed on an insulator film | |
| US5254864A (en) | Semiconductor device | |
| JP3443069B2 (ja) | 半導体装置の製造方法 | |
| JPS6097669A (ja) | 半導体集積回路装置 | |
| JP2765132B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP2508826B2 (ja) | 半導体装置 | |
| JP2604727B2 (ja) | 半導体装置の製造方法 | |
| JP3104747B2 (ja) | 半導体装置の製造方法 | |
| JP2721155B2 (ja) | 半導体装置 | |
| JPS6060753A (ja) | 半導体装置 | |
| JP3400234B2 (ja) | 半導体装置 | |
| JP2968640B2 (ja) | 半導体装置 | |
| JP2503677B2 (ja) | サイリスタ型トランジスタの製造方法 | |
| JPS63244768A (ja) | バイポーラ―ｃｍｏｓ半導体装置の製造方法 | |
| JPH02241057A (ja) | 半導体集積回路の製造方法 | |
| JPS6152575B2 (ja) | ||
| JPS632365A (ja) | 半導体集積回路の製造方法 | |
| JPH04159721A (ja) | 半導体装置 | |
| JPS6179260A (ja) | 高電圧絶縁ゲ−ト型電界効果トランジスタ | |
| JPS627148A (ja) | 相補型半導体装置及びその製造方法 |