JPS6380559A - バイポ−ラ・ｃｍｏｓ半導体装置 - Google Patents
バイポ−ラ・ｃｍｏｓ半導体装置Info
- Publication number
- JPS6380559A JPS6380559A JP61225613A JP22561386A JPS6380559A JP S6380559 A JPS6380559 A JP S6380559A JP 61225613 A JP61225613 A JP 61225613A JP 22561386 A JP22561386 A JP 22561386A JP S6380559 A JPS6380559 A JP S6380559A
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- JP
- Japan
- Prior art keywords
- layer
- type
- channel mosfet
- source
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
- H10D84/401—Combinations of FETs or IGBTs with BJTs
Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、一つの半導体基板上にバイポーラトランジス
タと０ＭＯ３を共存させたバイポーラ・ＣＭＯＳ半導体
装置に関する。
タと０ＭＯ３を共存させたバイポーラ・ＣＭＯＳ半導体
装置に関する。
一つの半導体基板上にバイポーラトランジスタと０ＭＯ
３を共存させる場合、従来は第２図の工程図に示す様に
ｐ型Ｓｔ基板１上の一部にｎ゛埋込層２を設け（図ａ）
、次いで基板１上にｎ−層３をエピタキシャル成長させ
、ｎ−層３の表面よりｐ基板１に到達するｐ型アイソレ
ーシッン拡散層４を設け、各々のバイポーラトランジス
タをＰＮ接合により電気的に絶縁し、さらに、ｎチャネ
ルＭＯＳＦＥＴ部においては、イオン打込によりｐ−ウ
ェル層５を設ける （図ｂ）、バイポーラ部においては
、ｐ′″ベース拡散層６．ｎ゛エミッタ拡散層７および
ｎ０コレクタ電極層８を設ける一方、ＣＭＯＳ部におい
てはｐ−ウェル層５の領域中にｎ゛ソース／ドレイン拡
散層９、他の部分にｐ。 ソース／ドレイン拡散層１０を設け （図ｃ）、つづい
て表面酸化膜１１の所定の位置の窓を明け、ベース層６
．エミッタ層７．コレクタ層８にそれぞれベース電極１
２．エミンタ電ｍ １３． コレクタ電橿１４を被着し
、ＣＭＯＳ部の各ソース／ドレイン間の表面に酸化膜１
１を介してゲート電極１５を設けるとともに、ソース／
ドレイン９，１０にソース／ドレ。 イン電極１６．１７を被着することにより、ｎｐｎバイ
ポーラトランジスタ２１．ｎチャネルＭＯＳＦＥＴ２２
． ｐチャネルＭＯＳＦＥＴ２３よりなるバイポーラ
ＣＭ’Ｏ３・半導体装置が構成される。 しかしながら、この様な構造ではＣＭＯＳ部で、第３図
にトランジスタ記号で示すように、ｐ゛ソース／ドレイ
ン層１Ｏ−ｎ−エピタキシャル層３−ｐ−ウェル層５に
より寄生ｐｎｐ ）ランジスタ３１が、またｎ−エピタ
キシャル層３−ｐ−ウェル層５−ｎ″″″ソース／ド１
４２層９生ｎｐｎ）ランジスタ３２が構成される。しか
もこの際、各々の寄生トランジスタのベースに相当する
ｎ−エピタキシャル層３およびｐ−ウェル層５は、耐圧
、スレンシュホルト電圧ｖ７、を維持するために低い不
純物濃度を有するため、寄生トランジスタのｈ４が大き
く、サイリスタ効果によるラッチアンプが生じてしまう
という欠点があった。またこのランチアンプ現象は、Ｉ
Ｃ内部のほとんど電流が流れないロジック部より電流を
必要とする出力段ＦＥＴに起こりやすい、それは、寄生
トランジスタのベース層の電圧降下により寄生トランジ
スタがオンしやすくなるからである。
３を共存させる場合、従来は第２図の工程図に示す様に
ｐ型Ｓｔ基板１上の一部にｎ゛埋込層２を設け（図ａ）
、次いで基板１上にｎ−層３をエピタキシャル成長させ
、ｎ−層３の表面よりｐ基板１に到達するｐ型アイソレ
ーシッン拡散層４を設け、各々のバイポーラトランジス
タをＰＮ接合により電気的に絶縁し、さらに、ｎチャネ
ルＭＯＳＦＥＴ部においては、イオン打込によりｐ−ウ
ェル層５を設ける （図ｂ）、バイポーラ部においては
、ｐ′″ベース拡散層６．ｎ゛エミッタ拡散層７および
ｎ０コレクタ電極層８を設ける一方、ＣＭＯＳ部におい
てはｐ−ウェル層５の領域中にｎ゛ソース／ドレイン拡
散層９、他の部分にｐ。 ソース／ドレイン拡散層１０を設け （図ｃ）、つづい
て表面酸化膜１１の所定の位置の窓を明け、ベース層６
．エミッタ層７．コレクタ層８にそれぞれベース電極１
２．エミンタ電ｍ １３． コレクタ電橿１４を被着し
、ＣＭＯＳ部の各ソース／ドレイン間の表面に酸化膜１
１を介してゲート電極１５を設けるとともに、ソース／
ドレイン９，１０にソース／ドレ。 イン電極１６．１７を被着することにより、ｎｐｎバイ
ポーラトランジスタ２１．ｎチャネルＭＯＳＦＥＴ２２
． ｐチャネルＭＯＳＦＥＴ２３よりなるバイポーラ
ＣＭ’Ｏ３・半導体装置が構成される。 しかしながら、この様な構造ではＣＭＯＳ部で、第３図
にトランジスタ記号で示すように、ｐ゛ソース／ドレイ
ン層１Ｏ−ｎ−エピタキシャル層３−ｐ−ウェル層５に
より寄生ｐｎｐ ）ランジスタ３１が、またｎ−エピタ
キシャル層３−ｐ−ウェル層５−ｎ″″″ソース／ド１
４２層９生ｎｐｎ）ランジスタ３２が構成される。しか
もこの際、各々の寄生トランジスタのベースに相当する
ｎ−エピタキシャル層３およびｐ−ウェル層５は、耐圧
、スレンシュホルト電圧ｖ７、を維持するために低い不
純物濃度を有するため、寄生トランジスタのｈ４が大き
く、サイリスタ効果によるラッチアンプが生じてしまう
という欠点があった。またこのランチアンプ現象は、Ｉ
Ｃ内部のほとんど電流が流れないロジック部より電流を
必要とする出力段ＦＥＴに起こりやすい、それは、寄生
トランジスタのベース層の電圧降下により寄生トランジ
スタがオンしやすくなるからである。
本発明は、上述の欠点を除き、ＣＭＯＳ部の寄生バイポ
ーラトランジスタによるランチアンプ現象を、製造の際
の工程数を増加させることなく防止したバイポーラ・Ｃ
ＭＯＳ半導体装置を提供することを目的とする。
ーラトランジスタによるランチアンプ現象を、製造の際
の工程数を増加させることなく防止したバイポーラ・Ｃ
ＭＯＳ半導体装置を提供することを目的とする。
本発明は、一つの半導体基板上の一導電形の層内にその
層を貫通する他導電形のアイソレーション層を介して、
バイポーラトランジスタ部とＣＭＯＳ部とが存在する半
導体装置のＣＭＯＳ部のｐチャネルＭＯＳＦＥＴとｎチ
ャネルＭＯＳＦＥＴの間にアイソレーション層と同導電
形で同様に前記の一導電形の層を貫通する他導電形のア
イソレーション層を設けて両チャネルＭＯ８ＦＥＴを分
離することによって上記の目的を達成するものである。
層を貫通する他導電形のアイソレーション層を介して、
バイポーラトランジスタ部とＣＭＯＳ部とが存在する半
導体装置のＣＭＯＳ部のｐチャネルＭＯＳＦＥＴとｎチ
ャネルＭＯＳＦＥＴの間にアイソレーション層と同導電
形で同様に前記の一導電形の層を貫通する他導電形のア
イソレーション層を設けて両チャネルＭＯ８ＦＥＴを分
離することによって上記の目的を達成するものである。
本発明によるバイポーラ・ＣＭＯＳ半導体装買の一実施
例の製造工程を第１図（ａｌ〜＋ｄ）に示す、第２図と
共通の部分には同一の符号が付されている。 第１図＋ａｌは、ｐ型Ｓ１基板ｌ上の一部にｎ゛埋込１
２を設ける工程で第２図ｆａ）に示した工程と同様であ
るが、第１図ｔ）は基板１上にｎ＝エピタキシャル層３
を成長させ、ｐ″拡散層４によりバイポーラ部を分離す
る際に、同時にＣＭＯＳ部のｎチャネルＭＯ８ＦＥＴと
ｐチャネ／ｌ／ＭＯＳＦＥＴに形成される領域の間にも
基板１に達するｐ゛拡散ＦＪ４１を形成し、次にｎチャ
ネルＭＯＳＦＥＴ部にイオン打込によりｐ−ウェル層５
を設ける工程を示す。 次の第１図（Ｃ）は、第２図ＴＣＩにおけると同様にバ
イポーラ部にｐベース層６．ｎ０工ミンタ層７゜ｎ゛コ
レクタ電ｆｉ［８を設け、ＣＭＯＳ部のｐ−ウェル層５
内にｎ０ソ一ス／ドレインｍ敗層９、エピタキシャル層
３中にｐ″″ソース／ドレイン拡散層１０を形成する工
程を示す。 さらに第１図（ｄｌは、第２図（ｄｌと同様にｎｐｎト
ランジスタ２１のｐベース層６．ｎ０エミツタＮ７゜ｎ
゛コレクタ電極１ｉ８にそれぞれベース電極１２゜エミ
ッタ電極１３．コレクタ電極１４を設け、０Ｍ０８部の
各ソース・ドレイン間の酸化膜１１・上にゲート電極１
５を設けると共に、ソース／ドレイン９゜１０にそれぞ
れソース／ドレイン電極１６．１７を設ける工程で、こ
れによりバイポーラ・ＣＭＯＳ半導体装置が構成される
０以上がら明らかなように、このような製造工程は、第
２図に示した従来のバイポーラ・ＣＭＯＳ半導体装置の
製造工程と同一の工程数で実施できる。 本発明によるアイソレーション層４１は、半導体集積回
路の外部出力用端子に直接接続される０Ｍ０８部のみに
設けることも有効である。 【発明の効果］ 本発明によれば、バイポーラ・ＣＭＯＳ半導体装置にお
いて、半導体層を貫通するアイソレーション層をバイポ
ーラ部とＣＭＯＳ部の中間ばかりでなく、ＣＭＯＳ部の
ｎチャネルＦＥＴとｐチャネルＦＥＴの間にも設けるこ
とにより、工程数を増すことなく完全に両チャネルＭ
ＯＳ Ｆ Ｅ Ｔ ８Ｎ域にまたがる寄生ｎｐｎ）ラン
ジスタと寄生ｐｎｐトランジスタの形成が型止されるの
で、サイリスク効果によるラッチアップ防止が可能とな
る。特に、電流を必要とする出力段ＦＥＴに用いると効
果は大きく、一方、製造工程を付加する必要はなく、チ
ップサイズへの影響も少ない。
例の製造工程を第１図（ａｌ〜＋ｄ）に示す、第２図と
共通の部分には同一の符号が付されている。 第１図＋ａｌは、ｐ型Ｓ１基板ｌ上の一部にｎ゛埋込１
２を設ける工程で第２図ｆａ）に示した工程と同様であ
るが、第１図ｔ）は基板１上にｎ＝エピタキシャル層３
を成長させ、ｐ″拡散層４によりバイポーラ部を分離す
る際に、同時にＣＭＯＳ部のｎチャネルＭＯ８ＦＥＴと
ｐチャネ／ｌ／ＭＯＳＦＥＴに形成される領域の間にも
基板１に達するｐ゛拡散ＦＪ４１を形成し、次にｎチャ
ネルＭＯＳＦＥＴ部にイオン打込によりｐ−ウェル層５
を設ける工程を示す。 次の第１図（Ｃ）は、第２図ＴＣＩにおけると同様にバ
イポーラ部にｐベース層６．ｎ０工ミンタ層７゜ｎ゛コ
レクタ電ｆｉ［８を設け、ＣＭＯＳ部のｐ−ウェル層５
内にｎ０ソ一ス／ドレインｍ敗層９、エピタキシャル層
３中にｐ″″ソース／ドレイン拡散層１０を形成する工
程を示す。 さらに第１図（ｄｌは、第２図（ｄｌと同様にｎｐｎト
ランジスタ２１のｐベース層６．ｎ０エミツタＮ７゜ｎ
゛コレクタ電極１ｉ８にそれぞれベース電極１２゜エミ
ッタ電極１３．コレクタ電極１４を設け、０Ｍ０８部の
各ソース・ドレイン間の酸化膜１１・上にゲート電極１
５を設けると共に、ソース／ドレイン９゜１０にそれぞ
れソース／ドレイン電極１６．１７を設ける工程で、こ
れによりバイポーラ・ＣＭＯＳ半導体装置が構成される
０以上がら明らかなように、このような製造工程は、第
２図に示した従来のバイポーラ・ＣＭＯＳ半導体装置の
製造工程と同一の工程数で実施できる。 本発明によるアイソレーション層４１は、半導体集積回
路の外部出力用端子に直接接続される０Ｍ０８部のみに
設けることも有効である。 【発明の効果］ 本発明によれば、バイポーラ・ＣＭＯＳ半導体装置にお
いて、半導体層を貫通するアイソレーション層をバイポ
ーラ部とＣＭＯＳ部の中間ばかりでなく、ＣＭＯＳ部の
ｎチャネルＦＥＴとｐチャネルＦＥＴの間にも設けるこ
とにより、工程数を増すことなく完全に両チャネルＭ
ＯＳ Ｆ Ｅ Ｔ ８Ｎ域にまたがる寄生ｎｐｎ）ラン
ジスタと寄生ｐｎｐトランジスタの形成が型止されるの
で、サイリスク効果によるラッチアップ防止が可能とな
る。特に、電流を必要とする出力段ＦＥＴに用いると効
果は大きく、一方、製造工程を付加する必要はなく、チ
ップサイズへの影響も少ない。
第１図は本発明の一実施例の製造工程を順次示す断面図
、第２図は従来装置の製造工程を順次示す断面図、第３
図は第２図の装置の一部拡大断面図である。 ｌａｐ型Ｓ１基板、３：ｎエピタキシャル層、４゜４１
：ｐ”アイソレーシッン層、５：ウェル層、２１：バイ
ポーラトランジスタ、２２；ｎチャネルＭＯ３第１図 第３図
、第２図は従来装置の製造工程を順次示す断面図、第３
図は第２図の装置の一部拡大断面図である。 ｌａｐ型Ｓ１基板、３：ｎエピタキシャル層、４゜４１
：ｐ”アイソレーシッン層、５：ウェル層、２１：バイ
ポーラトランジスタ、２２；ｎチャネルＭＯ３第１図 第３図
Claims (1)
- 【特許請求の範囲】 １）一つの半導体基板上の一導電形の層内に該層を貫通
する他導電形のアイソレーション層を介してバイポーラ
トランジスタ部とＣＭＯＳ部とが存在するものにおいて
、ＣＭＯＳ部のｐチャネルＭＯＳＦＥＴとＣチャネルＭ
ＯＳＦＥＴの間に前記一導電形の層を貫通する他導電形
のアイソレーション層が設けられたことを特徴とするバ
イポーラ・ＣＭＯＳ半導体装置。 ２）特許請求の範囲第１項記載の装置において、アイソ
レーション層が外部出力用端子に直接接続されるＣＭＯ
Ｓ部のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥ
Ｔの間に設けられたことを特徴とするバイポーラ・ＣＭ
ＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225613A JPS6380559A (ja) | 1986-09-24 | 1986-09-24 | バイポ−ラ・ｃｍｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61225613A JPS6380559A (ja) | 1986-09-24 | 1986-09-24 | バイポ−ラ・ｃｍｏｓ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6380559A true JPS6380559A (ja) | 1988-04-11 |
Family
ID=16832062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61225613A Pending JPS6380559A (ja) | 1986-09-24 | 1986-09-24 | バイポ−ラ・ｃｍｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6380559A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101258A (en) * | 1989-02-09 | 1992-03-31 | Sony Corporation | Semiconductor integrated circuit device of master slice approach |
-
1986
- 1986-09-24 JP JP61225613A patent/JPS6380559A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5101258A (en) * | 1989-02-09 | 1992-03-31 | Sony Corporation | Semiconductor integrated circuit device of master slice approach |
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