JPH0617320Y2 - メモリ装置 - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案は、スイッチング用のトランジスタと所謂積層型
の容量素子とを用いてメモリセルが構成されているメモ
リ装置に関するものである。

〔考案の概要〕

本考案は、上記の様なメモリ装置において、互いに隣接
している２つのメモリセルの夫々の容量素子の一方の電
極を互いに異なる層である第１及び第２の導電層で形成
し、且つこれら第１及び第２の導電層の少なくとも端部
を互いに重畳させることによって、記憶動作の信頼性と
製造歩留とを維持しつつ集積度を高めることができる様
にしたものである。

〔従来の技術〕 スイッチング用のトランジスタと積層型の容量素子とを
用いてメモリセルが構成されているメモリ装置の集積度
を高めるには、容量素子のうちでトランジスタのソース
・ドレイン領域に接続されている電極をメモリセルの略
全域に亘って形成することによって、メモリセルの面積
が小さくても容量素子に十分な容量を持たせる必要があ
る。

しかし、この様に構成しようとする隣接メモリセル同士
における上記電極同士を近接させる必要があるが、リン
グラフィ技術の限界から、ある距離以下には近接させる
ことができない。

そこで本出願人は、隣接メモリセルにおける上記電極を
同一の導電層で形成するのではなく互いに異なる層であ
る第１及び第２の導電層で形成することによってこの問
題を解決したメモリ装置を、特願昭６２−２１１５７４
号として既に提案した。

第３図及び第４図はこの様に構成したＤＲＡＭを示して
おり、第５図はその製造工程を示している。

即ち、この様なＤＲＡＭを製造するためには、第５Ａ図
に示す様に、Si基板等の半導体基板１１の表面に素子分
離用の酸化膜１２をまず形成する。

そして、酸化膜１２に囲まれている素子形成領域１３の
酸化膜１４上と酸化膜１２上とに、第１層目の多結晶Si
層等から成るゲート電極１５ａ、１５ｂ、１６ａ、１６
ｂを形成する。

その後、ゲート電極１５ａ〜１６ｂとセルフアラインで
ソース・ドレイン領域１７ａ〜１７ｃを形成し、更に、
半導体基板１１上の全面を層間絶縁膜１８で覆う。そし
て、ソース・ドレイン領域１７ａと酸化膜１２とに達す
る開口２１ａ、２２を、層間絶縁膜１８に形成する。

次に、第５Ｂ図に示す様に、開口２１ａを介してソース
・ドレイン領域１７ａに接続されゲート電極１５ａ、１
６ｂ上にまで延びる電極２３ａを、第２層目の多結晶Si
層等で形成する。そして、電極２３ａの表面に酸化膜２
４を形成し、更に、ソース・ドレイン領域１７ｂに達す
る開口２１ｂを層間絶縁膜１８に形成する。

次に、第５Ｃ図に示す様に、開口２１ｂを介してソース
・ドレイン領域１７ｂに接続されゲート電極１５ｂ、１
６ａ上にまで延びる電極２３ｂを、第３層目の多結晶Si
層等で形成する。なお、電極２３ａは酸化膜２４に覆わ
れているので、電極２３ｂのパターニングに際して電極
２３ａが除去されることはない。

その後、一旦、酸化膜２４を除去し、次に、第３図に示
す様に、電極２３ａ、２３ｂの表面に酸化膜である誘電
体層２５ａ、２５ｂを形成する。そして、第４層目の多
結晶Si層等から成るもう一方の電極２６と、層間絶縁膜
２７と、ソース・ドレイン領域１７ｃに達する開口２８
と、Ａ１から成るビット線３１とを形成する。

従ってこのＤＲＡＭでは、１つの素子形成領域１３に１
対のメモリセル３２ａ、３２ｂが形成さており、これら
のメモリセル３２ａ、３２ｂは、スイッチング用のトラ
ンジスタ３３ａ、３３ｂと容量素子３４ａ、３４ｂとを
用いて構成されている。

またトランジスタ３３ａ、３３ｂは、ゲート電極１５
ａ、１５ｂとソース・ドレイン領域１７ａ〜１７ｃとか
ら成っており、容量素子３４ａ、３４ｂは、電極２３
ａ、２３ｂ、２６と誘電体層２５ａ、２５ｂとから成っ
ている。

なおゲート電極１６ａ、１６ｂは、第４図からも明らか
な様に、第３図の紙面に垂直な方向で隣接しているメモ
リセルのトランジスタに用いられている。

この様なＤＲＡＭでは、メモリセル３２ａの電極２３ａ
が第２層目の多結晶Si層等で形成されており、メモリセ
ル３２ｂの電極２３ｂが第３層目の多結晶Si層等で形成
されているので、電極２３ａ、２３ｂのパターニング時
に、隣接するメモリセル３２ｂ、３２ａの領域もパター
ニングで除去する領域に含めることができる。

従って、第３図に示す様に、リソグラフィの限界を超え
て電極２３ａ、２３ｂを近接させることができ、これら
の電極２３ａ、２３ｂをメモリセル３２ａ、３２ｂの略
全域に亘って形成することができる。

〔考案が解決しようとする問題点〕

ところで上述の様なＤＲＡＭでは、層間絶縁膜１８の開
口２２内で電極２３ａ、２３ｂをパターニングする必要
があるが、深い開口２２内での異方性エッチングには長
時間のオーバエッチングが必要である。

しかも、第３層目の多結晶Si層の成長前に自然酸化膜を
除去し、また第４層目の多結晶Si層の成長前にも酸化膜
２４を除去するために、半導体基板１１上の全面に対し
て夫々フッ酸処理を行う。

従って、第５Ｂ図の工程で酸化膜１２に凹部３５が形成
され、第５Ｃ図の工程でこの凹部３５が更に深くなる。
ところが、この凹部３５内にも電極２６が形成されるの
で、酸化膜１２下の領域に反転層が形成される。このた
め、リーク電流が流れて、記憶情報が失われる。従って
上述のＤＲＡＭでは、記憶動作の信頼性が高くない。

また、深い開口２２内で異方性エッチングを行うと、製
造安定性が低く、製造歩留が低い。

〔問題点を解決するための手段〕

本考案によるメモリ装置では、互いに隣接している２つ
のメモリセル３２ａ、３２ｂの一方３２ａにおける容量
素子３４ａの一方の電極２３ａが第１の導電層で形成さ
れており、前記２つのメモリセル３２ａ、３２ｂの他方
３２ｂにおける容量素子３４ｂの一方の電極２３ｂが前
記第１の導電層とは異なる層である第２の導電層で形成
されており、前記第１及び第２の導電層が少なくともそ
れらの端部において互いに重畳している。

〔作用〕

本考案によるメモリ装置では、互いに隣接している２つ
のメモリセル３２ａ、３２ｂの夫々の容量素子３４ａ、
３４ｂの一方の電極２３ａ、２３ｂが、互いに異なる層
である第１及び第２の導電層で形成されているので、こ
れら第１及び第２の導電層のパターニング時に、隣接す
るメモリセル３２ｂ、３２ａの領域もパターニングで除
去する領域に含めることができる。従って、容量素子３
４ａ、３４ｂの一方の電極２３ａ、２３ｂを、メモリセ
ル３２ａ、３２ｂの略全域に亘って形成することができ
る。

しかも、第１及び第２の導電層が少なくともそれらの端
部において互いに重畳しているので、第１及び第２の導
電層が平面的に分離している場合に比べて、第１及び第
２の導電層のパターニング等に伴う素子分離膜１２のエ
ッチング量が少ないかまたは全くない。従って、反転層
の発生が少なく、このためリーク電流が少ない。

また、第１及び第２の導電層が少なくともそれらの端部
において重畳していると、第１及び第２の導電層が平面
的に分離している場合の様に深い凹部２２内をエッチン
グする必要がなく、製造安定性が高い。

〔実施例〕

以下、ＤＲＡＭに適用した本考案の一実施例を、第１図
及び第２図を参照しながら説明する。

本実施例は、第１図及び第２図に示す様に、メモリセル
３２ａの電極２３ａが開口２２を埋めて隣接のメモリセ
ル３２ｂへ近付く様に延びており、メモリセル３２ｂの
電極２３ｂも開口２２上をメモリセル３２ａへ近付く様
に延びており、従って電極２３ａ、２３ｂがそれらの端
部で互いに重畳していることを除いて、第３図〜第５図
に示した先顔のＤＲＡＭと実質的に同様の構成を有して
いる。

この様に構成しても、製造工程を追加する必要はなく、
メモリセル３２ａ、３２ｂの面積が増大することもな
い。

なお、本実施例では電極２３ａ、２３ｂの両方が隣接の
メモリセル３２ｂ、３２ａへ近付く様に延びているが、
電極２３ａ、２３ｂの一方のみが隣接のメモリセル３２
ｂ、３２ａへ近付く様に延びていてもよい。

〔考案の効果〕

本考案によるメモリ装置では、容量素子の一方の電極を
メモリセルの略全域に亘って形成することができるにも
拘らずリーク電流が少ないので、記憶動作の信頼性を維
持しつつ集積度を高めることができる。

しかも、容量素子の一方の電極のパターニングに際して
深い凹部内をエッチングする必要がなく、製造安定性が
高いので、製造歩留をも維持しつつ集積度を高めること
ができる。

【図面の簡単な説明】

第１図及び第２図は本考案の一実施例を示しており、第
１図は第２図のＩ−Ｉ線における側断面図、第２図は平
面図である。 第３図〜第５図は本考案の先願に開示されている例を示
しており、第３図は第４図のIII-III線における側断面
図、第４図は平面図、第５図は製造工程を順次に示す側
断面図である。 なお図面に用いた符号において、 23a、23b……電極 32a、32b……メモリセル 34a、34b……容量素子 である。

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】スイッチング用のトランジスタと容量素子
   とを用いてメモリセルが構成されており、前記容量素子
   の一方の電極は前記トランジスタの一方のソース・ドレ
   イン領域に接続されており、前記容量素子の他方の電極
   は誘電体層を介して前記一方の電極上に積層されている
   メモリ装置において、 互いに隣接している２つのメモリセルの一方における前
   記容量素子の前記一方の電極が第１の導電層で形成され
   ており、 前記２つのメモリセルの他方における前記容量素子の前
   記一方の電極が前記第１の導電層とは異なる層である第
   ２の導電層で形成されており、 前記第１及び第２の導電層が少なくともそれらの端部に
   おいて互いに重畳していることを特徴とするメモリ装
   置。