JPH04291978A - Manufacture of compound semiconductor device - Google Patents

Manufacture of compound semiconductor device

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JPH04291978A
JPH04291978A JP5721091A JP5721091A JPH04291978A JP H04291978 A JPH04291978 A JP H04291978A JP 5721091 A JP5721091 A JP 5721091A JP 5721091 A JP5721091 A JP 5721091A JP H04291978 A JPH04291978 A JP H04291978A
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JP
Japan
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compound semiconductor
crystal
inp
layer
semiconductor device
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Withdrawn
Application number
JP5721091A
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Japanese (ja)
Inventor
Takuya Fujii
卓也 藤井
Susumu Yamazaki
進 山崎
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

PURPOSE:To manufacture an uneven shape of a compound semiconductor without processing damage on a crystal surface of a base without dry etching and to manufacture the uneven shape in the same accuracy as that of dry etching. CONSTITUTION:A substance 6 having selectivity of etching for first compound semiconductor 10 and second compound semiconductor crystal 7 is formed in an opposite shape of the uneven shape to the uneven shape of the compound semiconductor, a second compound semiconductor 7 is crystalline grown on a part of a window of the compound semiconductor crystal exposed out of patterning, and then the substance 6 is removed by wet etching.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は半導体装置の製造方法に
関するものであり、さらに詳しく述べるならば分布帰還
型レーザダイオードや光導波路などの光半導体素子の内
部に、化合物半導体によって作られる微細凹凸形状から
なる回折格子の形成法を改良した半導体装置の製造方法
に関する。
[Industrial Application Field] The present invention relates to a method for manufacturing a semiconductor device, and more specifically, the present invention relates to a method for manufacturing a semiconductor device, and more specifically, it relates to a method for manufacturing a semiconductor device, and more specifically, it relates to a method for manufacturing a semiconductor device. The present invention relates to a method of manufacturing a semiconductor device that improves the method of forming a diffraction grating made of.

【0002】単一波長に対してのみ動作する光半導体装
置を得るために、化合物半導体の微細凹凸形状からなる
回折格子を素子内部に有する分布帰還型レーザダイオー
ドDFB−LD Distributed Feedb
ack Laser )や光導波路素子などの光半導体
素子が実用化されている。このような素子の動作特性を
向上するには、高さが数10nmといった該微細凹凸形
状の寸法を厳密に制御して作製することが不可欠である
[0002] In order to obtain an optical semiconductor device that operates only for a single wavelength, a distributed feedback laser diode (DFB-LD), which has a diffraction grating made of fine concavo-convex shapes of a compound semiconductor inside the element, is used.
Optical semiconductor devices such as ack lasers) and optical waveguide devices have been put into practical use. In order to improve the operating characteristics of such an element, it is essential to strictly control the dimensions of the fine irregularities, such as several tens of nanometers in height.

【0003】0003

【従来の技術】通常行われる微細凹凸加工技術では、2
光束干渉露光や電子ビーム露光によって回折格子状に化
合物半導体表面にストライプ状のレジストパターンを描
き、続く工程で、ウェットエッチングによって該結晶表
面をエッチングし、結晶表面上に微細凹凸形状を作製し
ていた。ここに、例えば1.55μmで発振するDFB
−LDに用いられる回折格子状の微細凹凸形状の寸法は
周期約240nm、高さ約30nmの非常に微細なもの
である。特に高さが周期より非常に小さく、ウェットエ
ッチングを用いた場合、エッチング液の濃度、温度など
によるエッチング速度の変動が微細凹凸形状の高さ寸法
の制御が困難になる。そのために、最近ではウェットエ
ッチングに変わって、反応性イオンエッチング(RIE
)が用いられるようになってきた。このようなドライエ
ッチングではプラズマ状態のガスが用いられ、ドライエ
ッチングを採用することによって凹凸形状の加工精度は
向上したものの、この加工工程で下地結晶の表面近傍に
加工損傷が発生するという問題が生じていた。
[Prior art] In the normally used fine unevenness processing technology, two
A striped resist pattern is drawn on the surface of a compound semiconductor in the form of a diffraction grating using beam interference exposure or electron beam exposure, and in the subsequent process, the crystal surface is etched using wet etching to create fine irregularities on the crystal surface. . Here, for example, a DFB that oscillates at 1.55 μm
- The dimensions of the diffraction grating-like fine irregularities used in the LD are very fine, with a period of about 240 nm and a height of about 30 nm. In particular, when the height is much smaller than the period and wet etching is used, fluctuations in the etching rate due to etching solution concentration, temperature, etc. make it difficult to control the height dimension of the fine uneven shape. For this reason, reactive ion etching (RIE) has recently replaced wet etching.
) has come into use. In this type of dry etching, gas in a plasma state is used, and although the accuracy of machining the uneven shape has been improved by using dry etching, there is a problem that machining damage occurs near the surface of the underlying crystal during this machining process. was.

【0004】0004

【発明が解決しようとする課題】このようにエッチング
技術によって結晶表面に微細凹凸加工を施している従来
の方法は、ウェットエッチングについては凹凸形状の寸
法精度が低い、ドライエッチングについては結晶の表面
に加工損傷が生じるといった問題がある。
[Problems to be Solved by the Invention] As described above, in the conventional method of applying micro-roughness to the crystal surface using etching technology, the dimensional accuracy of the uneven shape is low in wet etching, and the dimensional accuracy of the uneven shape in dry etching is low. There is a problem that machining damage occurs.

【0005】本発明は、化合物半導体結晶のドライエッ
チングを行わずにInPあるいはInGaAsPなどの
化合物半導体結晶表面に微細凹凸形状を作製する方法を
提供することによって、下地の結晶表面に加工損傷を発
生させずに該凹凸形状を作製するとともに、ドライエッ
チングと同等の高精度で該凹凸形状を作製することを目
的とする。
The present invention provides a method for producing fine irregularities on the surface of a compound semiconductor crystal such as InP or InGaAsP without dry etching the compound semiconductor crystal, thereby preventing processing damage from occurring on the underlying crystal surface. The purpose of the present invention is to fabricate the uneven shape without any process, and also to produce the uneven shape with high precision equivalent to dry etching.

【0006】[0006]

【課題を解決するための手段】本発明に係る方法は、第
1の化合物半導体の結晶上に所定の周期にて該第1の化
合物半導体の表面を被覆するマスク層を形成し、露出し
ている該第1の化合物半導体の窓部分に選択的に第2の
化合物半導体の結晶成長を行い、続いて該マスク層をウ
ェットエッチングで除去する工程を含み、前記マスク層
は前記第1及び第2の化合物半導体に対してエッチング
選択性を有することを特徴とする。図2及び図3は本発
明の原理説明図である。
[Means for Solving the Problems] A method according to the present invention includes forming a mask layer covering the surface of the first compound semiconductor at a predetermined period on the crystal of the first compound semiconductor, and exposing the crystal of the first compound semiconductor. selectively growing crystals of a second compound semiconductor in a window portion of the first compound semiconductor, and then removing the mask layer by wet etching; It is characterized by having etching selectivity with respect to compound semiconductors. 2 and 3 are diagrams explaining the principle of the present invention.

【0007】本発明に於ては、 [1]第1の化合物半導体結晶からなる下地結晶10表
面の全面に酸化シリコンあるいは窒化シリコンなどの第
1の化合物半導体結晶に対して選択エッチングできる物
質をプラズマCVDなどによって蒸着して蒸着膜2を形
成する(図2の(A)参照)。蒸着膜2の厚さは例えば
10nmの程度とする。後の工程(図2の(D)参照)
でこの物質をエッチングするときに下地結晶がエッチン
グされないようにする必要がある。
[0007] In the present invention, [1] A substance capable of selectively etching the first compound semiconductor crystal, such as silicon oxide or silicon nitride, is applied to the entire surface of the base crystal 10 made of the first compound semiconductor crystal using plasma. A vapor deposited film 2 is formed by vapor deposition using CVD or the like (see (A) in FIG. 2). The thickness of the deposited film 2 is, for example, approximately 10 nm. Later process (see (D) in Figure 2)
When etching this material, it is necessary to prevent the underlying crystal from being etched.

【0008】[2]蒸着済の該第1の化合物半導体基板
の下地結晶10の表面全面にレジスト3を塗付する(図
2の(B)参照)。
[2] A resist 3 is applied to the entire surface of the base crystal 10 of the first compound semiconductor substrate that has been vapor-deposited (see FIG. 2B).

【0009】[3]2光束干渉露光法や電子ビーム露光
法あるいはその他の露光法によってレジスト3を回折格
子上に露光し、続いて露光後のレジスト3を現像するこ
とによって結晶基板上に回折格子状のレジストパターン
4を形成する(図2の(C)参照)。
[3] A diffraction grating is formed on a crystal substrate by exposing the resist 3 onto the diffraction grating using a two-beam interference exposure method, an electron beam exposure method, or other exposure method, and then developing the exposed resist 3. A resist pattern 4 having a shape is formed (see (C) of FIG. 2).

【0010】[4]該レジストパターン4を施した下地
結晶10をフッ酸等の酸で処理し、レジストパターン4
を除去した部分の酸化シリコンあるいは窒化シリコン等
の蒸着膜2をエッチング除去し、回折格子状のレジスト
パターンを酸化シリコンあるいは窒化シリコン等の蒸着
膜2に転写する(図2の(D)参照)。なお、この工程
ではウェットエッチを行っているので下地結晶1に損傷
が入らない。
[4] The base crystal 10 on which the resist pattern 4 has been applied is treated with an acid such as hydrofluoric acid to form the resist pattern 4.
The removed portion of the deposited film 2 of silicon oxide or silicon nitride is removed by etching, and a resist pattern in the form of a diffraction grating is transferred to the deposited film 2 of silicon oxide or silicon nitride (see (D) in FIG. 2). Note that since wet etching is performed in this step, the underlying crystal 1 is not damaged.

【0011】[5]該結晶基板を有機溶剤によって洗浄
し、表面のレジストパターン4を全て除去する(図3の
(A)参照)。
[5] The crystal substrate is cleaned with an organic solvent to remove all the resist pattern 4 on the surface (see FIG. 3A).

【0012】[6]次に、酸化シリコンあるいは窒化シ
リコンなどの蒸着膜パターン6を施された該結晶基板上
に第2の化合物半導体結晶からなる結晶の成長を行うこ
とによって、該パターンが結晶成長層として化合物半導
体成長膜7に転写される(図3の(B)参照)。この工
程では化合物半導体成長膜7の高さは成長時間によって
精密にコントロールされ、高精度の凹凸構造が得られる
。MOVPEの一般的成長速度は10nm/minであ
るから約30nmの化合物半導体の成長膜を±1nmの
精度で形成するためには、成長時間を6secの精度で
制御することが必要であり、これは現在の技術で十分に
可能である。
[6] Next, a crystal consisting of a second compound semiconductor crystal is grown on the crystal substrate on which a vapor deposited film pattern 6 of silicon oxide or silicon nitride has been applied, so that the pattern is formed by crystal growth. It is transferred as a layer to the compound semiconductor growth film 7 (see FIG. 3B). In this step, the height of the compound semiconductor growth film 7 is precisely controlled by the growth time, and a highly accurate uneven structure can be obtained. The general growth rate of MOVPE is 10 nm/min, so in order to form a compound semiconductor growth film of about 30 nm with an accuracy of ±1 nm, it is necessary to control the growth time with an accuracy of 6 seconds. It is fully possible with current technology.

【0013】[7]つぎに、フッ酸等の処理によって、
基板表面の蒸着膜パターン6をエッチング除去する。し
たがって、蒸着膜6の物質は第2の化合物に対してもエ
ッチングの選択性をもたなければならない。なお第1の
化合物半導体と第2の化合物半導体は同種でもよく、種
類が異なっていてもよい。以上によって、化合物半導体
結晶表面に回折格子状の微細凹凸形状層10が形成され
る(図3の(B)参照)。
[7] Next, by treatment with hydrofluoric acid,
The deposited film pattern 6 on the surface of the substrate is removed by etching. Therefore, the material of the deposited film 6 must have etching selectivity also with respect to the second compound. Note that the first compound semiconductor and the second compound semiconductor may be of the same type or may be of different types. Through the above steps, a diffraction grating-like finely uneven layer 10 is formed on the surface of the compound semiconductor crystal (see FIG. 3B).

【0014】以下本発明の好ましい実施態様を説明する
。 上記[6]の結晶成長法としては、成長層の膜厚制御が
容易である有機金属気相成長法(MOVPE)あるいは
分子線エピタキシー法(MBE)を用いるのがよい。本
発明は、例えば下地結晶をInP結晶基板とし、微細凹
凸形状層をInPあるいはInPに実質的に格子整合し
たInx Ga 1−xAs1−y Py (0≦x≦
1,0≦y≦1)とする化合物半導体装置の製造に応用
することができる。
[0014] Preferred embodiments of the present invention will be explained below. As the crystal growth method in [6] above, it is preferable to use metal organic vapor phase epitaxy (MOVPE) or molecular beam epitaxy (MBE), which allows easy control of the thickness of the grown layer. In the present invention, for example, the underlying crystal is an InP crystal substrate, and the finely textured layer is InP or Inx Ga 1-x As 1-y Py (0≦x≦
It can be applied to manufacturing a compound semiconductor device satisfying 1,0≦y≦1).

【0015】InP結晶で微細凹凸形状を形成する場合
、該InP結晶基板にInP結晶を成長するMOVPE
成長では、成長原料にトリメチルインジウム(TMIn
)、フォスフィン(PH3 )を用い、成長圧力を約0
.1気圧、成長温度を約600℃、成長速度を毎時約1
μmとするのが一般的な成長条件である。この様な成長
条件で結晶を成長した場合、図1に示すように酸化シリ
コンストライプ方向(すなわち蒸着膜6の延長方向)の
断面から見たInPまたはInGaAsP成長層7の形
状は、側面が(111)面、上部平坦面が(100)面
となる形となる。この成長によるInP凹凸形状の作製
では凹凸形状の高さの上限は(111)面どうしが交差
する高さ以上にはなりえないので、酸化シリコンストラ
イプの窓の幅によって限定されるが、窓の幅が500n
m程度あれば一般的によく用いられる凹凸高さである2
0−40nmの高さの台形状の凹凸形状が作製できる。
When forming fine irregularities with InP crystal, MOVPE is used to grow InP crystal on the InP crystal substrate.
In the growth, trimethylindium (TMIn) is used as the growth raw material.
), phosphine (PH3) was used, and the growth pressure was set to about 0.
.. 1 atm, growth temperature about 600℃, growth rate about 1/hour.
The general growth condition is µm. When a crystal is grown under such growth conditions, the shape of the InP or InGaAsP growth layer 7 when viewed from a cross section in the silicon oxide stripe direction (that is, the extension direction of the deposited film 6) as shown in FIG. 1 is such that the side surfaces are (111 ) plane, and the upper flat surface becomes a (100) plane. In the fabrication of InP uneven shapes by this growth, the upper limit of the height of the uneven shapes cannot exceed the height at which the (111) planes intersect, so it is limited by the width of the window of the silicon oxide stripe. Width is 500n
If it is about m, it is a commonly used unevenness height2
A trapezoidal uneven shape with a height of 0-40 nm can be produced.

【0016】以上の場合はInP結晶基板上にInP結
晶のストライプを転写する場合であるが下地結晶をIn
Pに実質的に格子整合したInx Ga 1−xAs1
−y Py (0≦x≦1,0≦y≦1)結晶とし、微
細凹凸形状層をInPあるいは該Inx Ga 1−x
As1−y Py 結晶と組成の異なるInPに実質的
に格子整合したInx Ga 1−xAs1−y Py
 (0≦x≦1,0≦y≦1)としてもよい。成長層に
InGaAsP結晶を採用することによって、InP結
晶の場合に較べて、素子内を導波する光と回折格子形状
の結合が弱くなる。従って、その結合を非常に弱い値に
設計した素子を作製するに際して、InGaAsP結晶
の成長が有効である。この場合、成長原料としては先の
原料に加え、トリエチルガリウム(TEGa)とアルシ
ン(AsH3 )等を用いるのが一般的である。
In the above case, a stripe of InP crystal is transferred onto an InP crystal substrate.
Inx Ga 1-xAs1 substantially lattice matched to P
-y Py (0≦x≦1, 0≦y≦1) crystal, and the fine unevenness layer is InP or the Inx Ga 1-x
As1-y Py Inx Ga 1-x As1-y Py which is substantially lattice matched to InP which has a different composition from the crystal
(0≦x≦1, 0≦y≦1). By employing InGaAsP crystal for the growth layer, the coupling between the light guided within the device and the diffraction grating shape becomes weaker than in the case of InP crystal. Therefore, the growth of InGaAsP crystals is effective in producing devices in which the bond is designed to have a very weak value. In this case, in addition to the above-mentioned raw materials, triethyl gallium (TEGa), arsine (AsH3), etc. are generally used as growth raw materials.

【0017】本発明では化合物半導体表面の蒸着膜とし
ては酸化シリコンあるいは窒化シリコン膜が化合物半導
体に対してエッチングの選択性があり、結晶性および密
着性が良好であり、かつその上に第2の化合物半導体が
成長しないという好ましい性質を有する膜形成物質であ
る。
In the present invention, as a deposited film on the surface of a compound semiconductor, a silicon oxide or silicon nitride film has etching selectivity with respect to the compound semiconductor, has good crystallinity and adhesion, and has a second layer on top of it. It is a film-forming material that has the favorable property that compound semiconductors do not grow.

【0018】[0018]

【作用】本発明においては下地結晶表面に描いたレジス
ト膜のウェットエッチングと結晶表面上への結晶成長に
よって化合物半導体表面に回折格子状の微細凹凸形状を
形成している。従って、従来であればエッチング処理時
に結晶に加工損傷が生じていたのに対し、本発明を用い
ることによって凹凸加工損傷を発生せずに化合物半導体
表面に回折格子状の微細凹凸形状を形成することができ
る。また、凹凸形状の高さは酸化シリコンあるいは窒化
シリコン膜によって回折格子状のパターニングを施され
た結晶の上への結晶成長の膜厚(すなわち成長時間)に
よって定まるため、面内での高さは各凹凸の3%以下の
ばらつきに抑えられる。
[Operation] In the present invention, a diffraction grating-like fine unevenness is formed on the compound semiconductor surface by wet etching of a resist film drawn on the underlying crystal surface and crystal growth on the crystal surface. Therefore, whereas in the past, machining damage occurred to the crystal during etching treatment, by using the present invention, fine irregularities in the form of a diffraction grating can be formed on the surface of a compound semiconductor without causing machining damage. Can be done. In addition, the height of the uneven shape is determined by the film thickness (i.e. growth time) of the crystal grown on the crystal that has been patterned into a diffraction grating with a silicon oxide or silicon nitride film, so the in-plane height is Variations in each unevenness can be suppressed to 3% or less.

【0019】このように、本発明を用いることによって
、下地の結晶表面に加工損傷を発生させずに回折格子状
の微細凹凸形状を寸法精度高く作製することができるよ
うになる。
As described above, by using the present invention, it becomes possible to fabricate a diffraction grating-like fine uneven shape with high dimensional accuracy without causing processing damage to the underlying crystal surface.

【0020】[0020]

【実施例】本発明を、InP結晶基板上に作製する1.
55μmで発振する分布帰還レーザ(DFB−LD)を
一例に説明する。パターニングを行う蒸着膜としては酸
化シリコンを一例とするが、窒化シリコンを用いても本
発明の実施法は同じである。回折格子を活性層の結晶基
板側に有するDFB−LD(下付レーザ)の場合、[1
]下地結晶1としてn型−InP(100)面方位基板
を使用し、その全面に酸化シリコンなどの蒸着膜2をプ
ラズマCVD等によって厚さ10〜20nmに蒸着する
(図2の(A)参照)。
[Example] Manufacturing the present invention on an InP crystal substrate 1.
A distributed feedback laser (DFB-LD) that oscillates at 55 μm will be explained as an example. Although silicon oxide is used as an example of the deposited film for patterning, the method of implementing the present invention is the same even if silicon nitride is used. In the case of a DFB-LD (substrate laser) having a diffraction grating on the crystal substrate side of the active layer, [1
] An n-type InP (100)-oriented substrate is used as the base crystal 1, and a vapor deposition film 2 of silicon oxide or the like is deposited on the entire surface thereof to a thickness of 10 to 20 nm by plasma CVD or the like (see (A) in FIG. 2). ).

【0021】[2]蒸着済の下地結晶1(以下、InP
結晶基板1という)の全面にレジスト3(図1の(B)
参照)を塗付する(図2の(B)参照)。 [3]2光束干渉露光法や電子ビーム露光法あるいはそ
の他の露光法によってレジスト3を回折格子上に露光す
る(図2の(C)参照)。ここに、ストライプの周期は
約240nmとし、ストライプ方向は(110)とする
。この露光処理後にレジスト3を現像し、レジストによ
って、InP結晶基板1上の酸化シリコン蒸着膜2上に
回折格子状のパターニングを行う(図2の(D)参照)
[2] Vapor-deposited base crystal 1 (hereinafter referred to as InP
A resist 3 ((B) in FIG. 1) is coated on the entire surface of a crystal substrate 1.
(see (B) in Figure 2). [3] The resist 3 is exposed onto the diffraction grating by a two-beam interference exposure method, an electron beam exposure method, or other exposure method (see (C) of FIG. 2). Here, the period of the stripes is about 240 nm, and the stripe direction is (110). After this exposure treatment, the resist 3 is developed, and a diffraction grating pattern is formed on the silicon oxide vapor deposited film 2 on the InP crystal substrate 1 using the resist (see (D) in FIG. 2).
.

【0022】[4]レジスト3によるパターニングを施
した該InP結晶基板1をフッ酸で洗浄し、レジスト3
を除去した窓の部分の酸化シリコンをエッチング除去し
、回折格子状のレジストパターンを酸化シリコン蒸着膜
2に転写する(図3の(D)参照)。 [5]回折格子状のレジストパターンを酸化シリコン蒸
着膜2に転写した後、該InP結晶基板1を有機溶剤に
よって洗浄し、表面のレジスト3を全て除去する(図3
の(A)参照)。
[4] The InP crystal substrate 1 patterned with the resist 3 is cleaned with hydrofluoric acid, and the resist 3 is removed.
The silicon oxide in the portion of the window where the was removed is removed by etching, and a resist pattern in the form of a diffraction grating is transferred to the silicon oxide vapor deposited film 2 (see (D) in FIG. 3). [5] After transferring the diffraction grating resist pattern to the silicon oxide vapor deposited film 2, the InP crystal substrate 1 is cleaned with an organic solvent to remove all the resist 3 on the surface (Fig. 3
(See (A)).

【0023】[6]次に、酸化シリコンによって回折格
子状のパターニングを施された該InP結晶基板上にI
nPの結晶成長を行う。 [7]結晶成長によってInP結晶基板上に回折格子上
の結晶成長を行ったあと、該結晶をフッ酸洗浄し、基板
表面の酸化シリコン膜をエッチング除去する。以上によ
って、InP結晶基板のエッチングをおこなわずに、該
InP基板表面に化合物半導体による回折格子状の微細
凹凸形状層が形成される。 [8]以上によってDFB−LDを作製するための下地
結晶基板が作製され、その後、通常の方法によって該結
晶基板上に光導波層や活性層からなるレーザ構造を成長
する。 すなわち、レーザーの場合はInGaAsPのガイド層
、InGaAsPの活性層、InPのクラッド層、In
GaAsPのコンタクト層を順次形成する。ウェーブガ
イドの場合は上記層構成から活性層を除いたものを順次
形成する。
[6] Next, I was deposited on the InP crystal substrate which was patterned into a diffraction grating using silicon oxide.
Perform nP crystal growth. [7] After crystal growth is performed on the InP crystal substrate on a diffraction grating, the crystal is washed with hydrofluoric acid and the silicon oxide film on the surface of the substrate is etched away. As described above, a diffraction grating-like finely uneven layer made of a compound semiconductor is formed on the surface of the InP substrate without etching the InP crystal substrate. [8] A base crystal substrate for fabricating a DFB-LD is fabricated as described above, and then a laser structure consisting of an optical waveguide layer and an active layer is grown on the crystal substrate by a conventional method. That is, in the case of a laser, there is an InGaAsP guide layer, an InGaAsP active layer, an InP cladding layer, an InGaAsP guide layer, an InGaAsP active layer, an InP cladding layer, and an InGaAsP guide layer.
A contact layer of GaAsP is sequentially formed. In the case of a waveguide, the above layer structure except the active layer is sequentially formed.

【0024】以上の実施例では、回折格子を活性層の結
晶基板側に有するDFB−LD(下付レーザ)の場合を
説明したが、本発明は回折格子を活性層の上側に有する
DFE−LD(上付レーザ)の場合でも全く同様に適用
される。
In the above embodiments, the case of a DFB-LD (substrate laser) having a diffraction grating on the crystal substrate side of the active layer has been described, but the present invention is a DFE-LD having a diffraction grating on the upper side of the active layer. (Top laser) is also applied in exactly the same way.

【0025】この場合、InP結晶基板上に活性層およ
びInGaAsP結晶からなる光導波層を結晶成長し、
該InGaAsP光導波層上に、[1]から[7]の工
程を施して、回折格子上の微細凹凸形状を形成する。凹
凸形状層を形成する成長層としては、InPあるいは光
導波層であるInGaAsPと同一組成の結晶とし、酸
化シリコン膜を除去したあと、凹凸形状の上部にInP
結晶を成長する。
In this case, an active layer and an optical waveguide layer made of InGaAsP crystal are grown on an InP crystal substrate,
Steps [1] to [7] are performed on the InGaAsP optical waveguide layer to form fine irregularities on the diffraction grating. The growth layer forming the uneven layer is InP or a crystal with the same composition as InGaAsP, which is the optical waveguide layer, and after removing the silicon oxide film, InP is grown on the top of the uneven layer.
Grow crystals.

【0026】[0026]

【発明の効果】以上に説明したように、本発明を用いる
ことによって、化合物半導体結晶のドライエッチングを
行わずに、InPあるいはInGaAsP結晶表面に微
細凹凸形状を作製することができる。このため各種層、
下地の結晶表面に加工損傷を発生させずに該凹凸形状を
寸法精度高く作製できるようになる。またウェットエッ
チングは微細凹凸形状の精度には影響しないように使用
している。このように本発明は半導体装置の高品質化に
寄与するところが大きい。
As described above, by using the present invention, fine irregularities can be formed on the surface of an InP or InGaAsP crystal without dry etching the compound semiconductor crystal. For this reason, various layers,
The uneven shape can be manufactured with high dimensional accuracy without causing processing damage to the underlying crystal surface. In addition, wet etching is used so as not to affect the precision of the fine irregularities. As described above, the present invention greatly contributes to improving the quality of semiconductor devices.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明法において微細凹凸を形成する直前の工
程を示す図である。
FIG. 1 is a diagram showing a step immediately before forming fine irregularities in the method of the present invention.

【図2】本発明法において蒸着膜のストライプを形成す
るまでの工程を示す図である。
FIG. 2 is a diagram showing the steps up to forming stripes of a deposited film in the method of the present invention.

【図3】本発明法において蒸着膜のストライプを形成後
最終工程までを示す図である。
FIG. 3 is a diagram illustrating the process from forming stripes of a vapor-deposited film to the final step in the method of the present invention.

【符合の説明】[Explanation of sign]

1  下地結晶 2  蒸着膜 3  レジスト 4  レジストパターン 6  蒸着膜のパターン 7  化合物半導体成長膜 10  微細凹凸 1 Base crystal 2 Vapor deposited film 3 Resist 4 Resist pattern 6 Deposited film pattern 7 Compound semiconductor growth film 10 Fine irregularities

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】  化合物半導体の微細凹凸形状からなる
回折格子を内部に有する化合物半導体装置の製造方法に
おいて、第1の化合物半導体の結晶上に所定の周期にて
該第1の化合物半導体の表面を被覆するマスク層を形成
し、露出している該第1の化合物半導体の窓部分に選択
的に第2の化合物半導体の結晶成長を行い、続いて該マ
スク層をウェットエッチングで除去する工程を含み、前
記マスク層は前記第1及び第2の化合物半導体に対して
エッチング選択性を有することを特徴とする化合物半導
体装置の製造方法。
1. A method for manufacturing a compound semiconductor device having a diffraction grating made of fine concavo-convex shapes of a compound semiconductor therein, wherein a surface of the first compound semiconductor is patterned at a predetermined period on a crystal of the first compound semiconductor. forming a covering mask layer, selectively growing crystals of a second compound semiconductor on the exposed window portion of the first compound semiconductor, and then removing the mask layer by wet etching. . A method for manufacturing a compound semiconductor device, wherein the mask layer has etching selectivity with respect to the first and second compound semiconductors.
【請求項2】  前記エッチングの選択性を有する物質
が酸化シリコンあるいは窒化シリコンであることを特徴
とする請求項1記載の化合物半導体の製造方法。
2. The method for manufacturing a compound semiconductor according to claim 1, wherein the material having etching selectivity is silicon oxide or silicon nitride.
【請求項3】  下地結晶をInP結晶基板とし、微細
凹凸形状層をInPあるいはInPに実質的に格子整合
したInx Ga 1−xAs1−y Py (0≦x
≦1,0≦y≦1)とすることを特徴とする請求項1又
は2記載の化合物半導体装置の製造方法。
3. The underlying crystal is an InP crystal substrate, and the finely textured layer is InP or Inx Ga 1-x As 1-y Py (0≦x
3. The method for manufacturing a compound semiconductor device according to claim 1 or 2, characterized in that ≦1, 0≦y≦1).
【請求項4】  下地結晶をInPに実質的に格子整合
したInx Ga 1−xAs1−y Py (0≦x
≦1,0≦y≦1)結晶とし、微細凹凸形状層をInP
あるいは該Inx Ga 1−xAs1−y Py 結
晶と組成の異なるInPに実質的に格子整合したInx
 Ga 1−xAs1−y Py (0≦x≦1,0≦
y≦1)とすることを特徴とする請求項1又は2記載の
化合物半導体装置の製造方法。
4. Inx Ga 1-x As 1-y Py (0≦x
≦1,0≦y≦1) crystal, and the fine unevenness layer is InP.
Alternatively, Inx substantially lattice-matched to InP having a different composition from the Inx Ga 1-x As 1-y Py crystal.
Ga1-xAs1-y Py (0≦x≦1,0≦
3. The method for manufacturing a compound semiconductor device according to claim 1, wherein y≦1).
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