JPH04292006A - フラットゲイン増幅器 - Google Patents
フラットゲイン増幅器Info
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- JPH04292006A JPH04292006A JP8041891A JP8041891A JPH04292006A JP H04292006 A JPH04292006 A JP H04292006A JP 8041891 A JP8041891 A JP 8041891A JP 8041891 A JP8041891 A JP 8041891A JP H04292006 A JPH04292006 A JP H04292006A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ回路によるフ
ラットゲイン増幅器に関する。ＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）回路は、ｐチャネル電界効果
トランジスタとｎチャネル電界効果トランジスタとを組
合せ構成したもので、低消費電力構造となることから、
半導体集積回路として多く採用されている。このような
ＣＭＯＳ回路による増幅器のフラットゲイン帯域を大幅
に広げることが要望されている。
ラットゲイン増幅器に関する。ＣＭＯＳ（Ｃｏｍｐｌｅ
ｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）回路は、ｐチャネル電界効果
トランジスタとｎチャネル電界効果トランジスタとを組
合せ構成したもので、低消費電力構造となることから、
半導体集積回路として多く採用されている。このような
ＣＭＯＳ回路による増幅器のフラットゲイン帯域を大幅
に広げることが要望されている。
【０００２】
【従来の技術】図４は従来例の増幅器の説明図であり、
電源（ＶＤＤ）１１と、グランド（Ｇ）１２との間に、
ｎチャネル電界効果トランジスタ１３〜１５，２０，２
１と、ｐチャネル電界効果トランジスタ１６〜１９（以
下トランジスタと略称する）とを接続して構成したもの
で、電源１１とグランド１２との間に、トランジスタ１
６，１８，２０を縦続接続し、又トランジスタ１７，１
９，２１を縦続接続し、トランジスタ２０をダイオード
接続してそのゲートとトランジスタ２１のゲートとを接
続する。
電源（ＶＤＤ）１１と、グランド（Ｇ）１２との間に、
ｎチャネル電界効果トランジスタ１３〜１５，２０，２
１と、ｐチャネル電界効果トランジスタ１６〜１９（以
下トランジスタと略称する）とを接続して構成したもの
で、電源１１とグランド１２との間に、トランジスタ１
６，１８，２０を縦続接続し、又トランジスタ１７，１
９，２１を縦続接続し、トランジスタ２０をダイオード
接続してそのゲートとトランジスタ２１のゲートとを接
続する。
【０００３】又トランジスタ１６，１８の接続点にトラ
ンジスタ１３を接続し、又トランジスタ１７，１９の接
続点にトランジスタ１４を接続し、トランジスタ１３，
１４との接続点とグランド１２との間にトランジスタ１
５を接続する。又トランジスタ１６，１７のゲートに共
通のバイアス電圧ＶＢ１を印加し、トランジスタ１８，
１９のゲートに共通のバイアス電圧ＶＢ２を印加し、ト
ランジスタ１５のゲートにバイアス電圧ＶＢ３を印加す
る。又トランジスタ１３，１４のゲートにそれぞれ入力
端子ＩＮＰ ，ＩＮＮ を接続し、トランジスタ１９，
２１の接続点に出力端子ＯＵＴを接続して、差動増幅器
を構成している。
ンジスタ１３を接続し、又トランジスタ１７，１９の接
続点にトランジスタ１４を接続し、トランジスタ１３，
１４との接続点とグランド１２との間にトランジスタ１
５を接続する。又トランジスタ１６，１７のゲートに共
通のバイアス電圧ＶＢ１を印加し、トランジスタ１８，
１９のゲートに共通のバイアス電圧ＶＢ２を印加し、ト
ランジスタ１５のゲートにバイアス電圧ＶＢ３を印加す
る。又トランジスタ１３，１４のゲートにそれぞれ入力
端子ＩＮＰ ，ＩＮＮ を接続し、トランジスタ１９，
２１の接続点に出力端子ＯＵＴを接続して、差動増幅器
を構成している。
【０００４】この増幅器は、電源１１とグランド１２と
の間にｐチャネルのトランジスタとｎチャネルのトラン
ジスタとを直列に接続してＣＭＯＳ回路を構成したもの
であり、そのＤＣ（直流）ゲインは６０ｄＢで、フラッ
トゲイン帯域は１００ｋＨｚである。
の間にｐチャネルのトランジスタとｎチャネルのトラン
ジスタとを直列に接続してＣＭＯＳ回路を構成したもの
であり、そのＤＣ（直流）ゲインは６０ｄＢで、フラッ
トゲイン帯域は１００ｋＨｚである。
【０００５】又図５及び図６に示す増幅器の基本構成も
知られており、何れもＣＭＯＳインバータ回路である。 即ち、図５は、ｐチャネル電界効果トランジスタ３１と
ｎチャネル電界効果トランジスタ３２とを縦続接続し、
ｐチャネル電界効果トランジスタ３１のゲートにバイア
ス電源３３からバイアス電圧を印加し、ｎチャネル電界
効果トランジスタ３２のゲートに入力端子３４を接続し
、ｐチャネル電界効果トランジスタ３１とｎチャネル電
界効果トランジスタ３２との接続点に出力端子３５を接
続したもので、入力端子３４がハイレベルとなると、ｎ
チャネル電界効果トランジスタ３２がオンとなるから、
出力端子３５はローレベルとなり、反対に入力端子３４
がローレベルとなると、ｎチャネル電界効果トランジス
タ３２はオフとなるから、ｐチャネル電界効果トランジ
スタ３１がオンとなって、出力端子３５はハイレベルと
なる。
知られており、何れもＣＭＯＳインバータ回路である。 即ち、図５は、ｐチャネル電界効果トランジスタ３１と
ｎチャネル電界効果トランジスタ３２とを縦続接続し、
ｐチャネル電界効果トランジスタ３１のゲートにバイア
ス電源３３からバイアス電圧を印加し、ｎチャネル電界
効果トランジスタ３２のゲートに入力端子３４を接続し
、ｐチャネル電界効果トランジスタ３１とｎチャネル電
界効果トランジスタ３２との接続点に出力端子３５を接
続したもので、入力端子３４がハイレベルとなると、ｎ
チャネル電界効果トランジスタ３２がオンとなるから、
出力端子３５はローレベルとなり、反対に入力端子３４
がローレベルとなると、ｎチャネル電界効果トランジス
タ３２はオフとなるから、ｐチャネル電界効果トランジ
スタ３１がオンとなって、出力端子３５はハイレベルと
なる。
【０００６】図６は、ｐチャネル電界効果トランジスタ
３６とｎチャネル電界効果トランジスタ３７とを縦続接
続し、ｐチャネル電界効果トランジスタ３６とｎチャネ
ル電界効果トランジスタ３７とのゲートを共通に入力端
子３８に接続し、ｐチャネル電界効果トランジスタ３６
とｎチャネル電界効果トランジスタ３７との接続点に出
力端子３９を接続したものである。この回路も図５に示
す回路と同様に、入力端子３８の入力信号が出力端子３
９から反転されて出力される。
３６とｎチャネル電界効果トランジスタ３７とを縦続接
続し、ｐチャネル電界効果トランジスタ３６とｎチャネ
ル電界効果トランジスタ３７とのゲートを共通に入力端
子３８に接続し、ｐチャネル電界効果トランジスタ３６
とｎチャネル電界効果トランジスタ３７との接続点に出
力端子３９を接続したものである。この回路も図５に示
す回路と同様に、入力端子３８の入力信号が出力端子３
９から反転されて出力される。
【０００７】図７は従来例の広帯域化増幅器の説明図で
あり、ｐチャネル電界効果トランジスタ４１とｎチャネ
ル電界効果トランジスタ４２とを縦続接続し、ｐチャネ
ル電界効果トランジスタ４１のゲートにバイアス電源４
３からバイアス電圧を印加し、ｎチャネル電界効果トラ
ンジスタ４２のゲートに入力端子４４を接続し、ｐチャ
ネル電界効果トランジスタ４１とｎチャネル電界効果ト
ランジスタ４２との接続点に出力端子４５を接続すると
共に、ダイオード接続のｎチャネル電界効果トランジス
タ４６を接続したものであり、図５に示す基本構成に対
して、ダイオード接続のｎチャネル電界効果トランジス
タ４６を接続した構成に対応する。この増幅器の周波数
特性は、図８に示すように、１００ＭＨｚ程度までフラ
ットなゲインとなる。
あり、ｐチャネル電界効果トランジスタ４１とｎチャネ
ル電界効果トランジスタ４２とを縦続接続し、ｐチャネ
ル電界効果トランジスタ４１のゲートにバイアス電源４
３からバイアス電圧を印加し、ｎチャネル電界効果トラ
ンジスタ４２のゲートに入力端子４４を接続し、ｐチャ
ネル電界効果トランジスタ４１とｎチャネル電界効果ト
ランジスタ４２との接続点に出力端子４５を接続すると
共に、ダイオード接続のｎチャネル電界効果トランジス
タ４６を接続したものであり、図５に示す基本構成に対
して、ダイオード接続のｎチャネル電界効果トランジス
タ４６を接続した構成に対応する。この増幅器の周波数
特性は、図８に示すように、１００ＭＨｚ程度までフラ
ットなゲインとなる。
【０００８】
【発明が解決しようとする問題点】光信号等の高速信号
を処理する装置に於ける増幅器は、フラットゲイン帯域
が高速信号に対応して広いことが要望されている。これ
に対して、前述の図４に示す従来例の増幅器は、ＧＢ積
が１００ＭＨｚ程度であるが、フラットゲイン帯域は１
００ｋＨｚ程度であり、製造プロセスのばらつきにより
、ＤＣゲインや帯域が変動するものであるから、そのま
まの構成ではフラットゲイン増幅器として使用できない
欠点があり、更に、多数のバイアス回路を必要とするか
ら、実際の回路規模が大きくなる欠点がある。
を処理する装置に於ける増幅器は、フラットゲイン帯域
が高速信号に対応して広いことが要望されている。これ
に対して、前述の図４に示す従来例の増幅器は、ＧＢ積
が１００ＭＨｚ程度であるが、フラットゲイン帯域は１
００ｋＨｚ程度であり、製造プロセスのばらつきにより
、ＤＣゲインや帯域が変動するものであるから、そのま
まの構成ではフラットゲイン増幅器として使用できない
欠点があり、更に、多数のバイアス回路を必要とするか
ら、実際の回路規模が大きくなる欠点がある。
【０００９】又図５及び図６に示す従来例の増幅器の基
本構成に於いては、半導体技術の進歩による微細化技術
により、ユニティゲイン帯域（ゲインが０ｄＢとなる帯
域）が１ＧＨｚとなる構成も実現可能であるが、フラッ
トゲイン帯域は１０ＭＨｚ程度が限度である。そこで、
図７に示すような構成が提案されたもので、フラットゲ
イン帯域は１００ＭＨｚ程度となる。この図７に示す増
幅器は、ｎチャネル電界効果トランジスタ４２，４６の
寸法比で増幅器のゲインが決まることから、製造プロセ
スのばらつきの影響を受けにくい利点がある。しかし、
フラットゲイン帯域は、これ以上広くすることは困難で
ある。更に、ｐチャネル電界効果トランジスタ４１に対
するバイアス回路を必要とするから、実際の回路規模が
大きくなる欠点がある。本発明は、バイアス回路を不要
化すると共に、フラットゲイン帯域を広くすることを目
的とする。
本構成に於いては、半導体技術の進歩による微細化技術
により、ユニティゲイン帯域（ゲインが０ｄＢとなる帯
域）が１ＧＨｚとなる構成も実現可能であるが、フラッ
トゲイン帯域は１０ＭＨｚ程度が限度である。そこで、
図７に示すような構成が提案されたもので、フラットゲ
イン帯域は１００ＭＨｚ程度となる。この図７に示す増
幅器は、ｎチャネル電界効果トランジスタ４２，４６の
寸法比で増幅器のゲインが決まることから、製造プロセ
スのばらつきの影響を受けにくい利点がある。しかし、
フラットゲイン帯域は、これ以上広くすることは困難で
ある。更に、ｐチャネル電界効果トランジスタ４１に対
するバイアス回路を必要とするから、実際の回路規模が
大きくなる欠点がある。本発明は、バイアス回路を不要
化すると共に、フラットゲイン帯域を広くすることを目
的とする。
【００１０】
【課題を解決するための手段】本発明のフラットゲイン
増幅器は、電源１とグランド２との間に、第１のｐチャ
ネル電界効果トランジスタ３と、第１のｎチャネル電界
効果トランジスタ４とを縦続接続し、この第１のｐチャ
ネル電界効果トランジスタ３と第１のｎチャネル電界効
果トランジスタ４とのゲートを共通に接続して入力端子
５とし、又電源１とグランド２との間に、第２のｐチャ
ネル電界効果トランジスタ６と第２のｎチャネル電界効
果トランジスタ７とを縦続接続し、この縦続接続点と、
第２のｐチャネル電界効果トランジスタ６と第２のｎチ
ャネル電界効果トランジスタ７とのゲート及びドレイン
とを共通に接続し、更に第１のｐチャネル電界効果トラ
ンジスタ３と第１のｎチャネル電界効果トランジスタ４
との縦続接続点とを、共通に接続して出力端子８とした
ものである。
増幅器は、電源１とグランド２との間に、第１のｐチャ
ネル電界効果トランジスタ３と、第１のｎチャネル電界
効果トランジスタ４とを縦続接続し、この第１のｐチャ
ネル電界効果トランジスタ３と第１のｎチャネル電界効
果トランジスタ４とのゲートを共通に接続して入力端子
５とし、又電源１とグランド２との間に、第２のｐチャ
ネル電界効果トランジスタ６と第２のｎチャネル電界効
果トランジスタ７とを縦続接続し、この縦続接続点と、
第２のｐチャネル電界効果トランジスタ６と第２のｎチ
ャネル電界効果トランジスタ７とのゲート及びドレイン
とを共通に接続し、更に第１のｐチャネル電界効果トラ
ンジスタ３と第１のｎチャネル電界効果トランジスタ４
との縦続接続点とを、共通に接続して出力端子８とした
ものである。
【００１１】
【作用】縦続接続された第１のｐチャネル電界効果トラ
ンジスタ３と第１のｎチャネル電界効果トランジスタ４
とに対して、ダイオード接続された第２のｐチャネル電
界効果トランジスタ６が第１のｐチャネル電界効果トラ
ンジスタ３に並列に接続され、又ダイオード接続された
第２のｎチャネル電界効果トランジスタ７が第１のｎチ
ャネル電界効果トランジスタ４に並列に接続された構成
となり、第１のｐチャネル電界効果トランジスタ３と、
第１のｎチャネル電界効果トランジスタ４とのドレイン
電圧対ドレイン電流特性の傾きを立たせるようにして、
ＤＣゲインを低めにし、フラットゲイン帯域を広くする
ものである。
ンジスタ３と第１のｎチャネル電界効果トランジスタ４
とに対して、ダイオード接続された第２のｐチャネル電
界効果トランジスタ６が第１のｐチャネル電界効果トラ
ンジスタ３に並列に接続され、又ダイオード接続された
第２のｎチャネル電界効果トランジスタ７が第１のｎチ
ャネル電界効果トランジスタ４に並列に接続された構成
となり、第１のｐチャネル電界効果トランジスタ３と、
第１のｎチャネル電界効果トランジスタ４とのドレイン
電圧対ドレイン電流特性の傾きを立たせるようにして、
ＤＣゲインを低めにし、フラットゲイン帯域を広くする
ものである。
【００１２】
【実施例】図１は本発明の実施例の回路図であり、１は
電源、２はグランド、３，６は第１，第２のｐチャネル
電界効果トランジスタ、４，７は第１，第２のｎチャネ
ル電界効果トランジスタ、５は入力端子、８は出力端子
である。第１のｐ及びｎチャネル電界効果トランジスタ
３，４を電源１とグランド２との間に縦続接続し、その
ゲートを共通にして入力端子５とし、又第２のｐ及びｎ
チャネル電界効果トランジスタ６，７を電源１とグラン
ド２との間に縦続接続し、その縦続接続点と、それらの
ゲート及びドレインとを共通に接続し、更に、第１のｐ
及びｎチャネル電界効果トランジスタ３，４の縦続接続
点とを共通に接続して出力端子８としたものである。
電源、２はグランド、３，６は第１，第２のｐチャネル
電界効果トランジスタ、４，７は第１，第２のｎチャネ
ル電界効果トランジスタ、５は入力端子、８は出力端子
である。第１のｐ及びｎチャネル電界効果トランジスタ
３，４を電源１とグランド２との間に縦続接続し、その
ゲートを共通にして入力端子５とし、又第２のｐ及びｎ
チャネル電界効果トランジスタ６，７を電源１とグラン
ド２との間に縦続接続し、その縦続接続点と、それらの
ゲート及びドレインとを共通に接続し、更に、第１のｐ
及びｎチャネル電界効果トランジスタ３，４の縦続接続
点とを共通に接続して出力端子８としたものである。
【００１３】第２のｐ及びｎチャネル電界効果トランジ
スタ６，７は、ダイオード接続として、それぞれ第１の
ｐ及びｎチャネル電界効果トランジスタ３，４に並列に
接続された構成となる。又電源１とグランド２との間に
、ｐ及びｎチャネル電界効果トランジスタが縦続接続さ
れてＣＭＯＳ回路を構成している。そして、第１のｐ及
びｎチャネル電界効果トランジスタ３，４のゲートを共
通に接続して入力端子５とすることにより、バイアス回
路を不要としている。
スタ６，７は、ダイオード接続として、それぞれ第１の
ｐ及びｎチャネル電界効果トランジスタ３，４に並列に
接続された構成となる。又電源１とグランド２との間に
、ｐ及びｎチャネル電界効果トランジスタが縦続接続さ
れてＣＭＯＳ回路を構成している。そして、第１のｐ及
びｎチャネル電界効果トランジスタ３，４のゲートを共
通に接続して入力端子５とすることにより、バイアス回
路を不要としている。
【００１４】図２は図１に示す回路に於けるドレイン電
流・電圧特性曲線図であり、横軸はドレイン電圧ＶＤ
、縦軸はドレイン電流ＩＤ を示す。又ＰＣＨはｐチャ
ネル電界効果トランジスタ３の特性曲線群、ＮＣＨはｎ
チャネル電界効果トランジスタ４の特性曲線群であり、
矢印はゲート電圧ＶＧ と曲線群ＰＣＨ，ＮＣＨとの関
係を示す。又曲線群ＰＣＨ，ＮＣＨの交点が増幅器の動
作点となる。
流・電圧特性曲線図であり、横軸はドレイン電圧ＶＤ
、縦軸はドレイン電流ＩＤ を示す。又ＰＣＨはｐチャ
ネル電界効果トランジスタ３の特性曲線群、ＮＣＨはｎ
チャネル電界効果トランジスタ４の特性曲線群であり、
矢印はゲート電圧ＶＧ と曲線群ＰＣＨ，ＮＣＨとの関
係を示す。又曲線群ＰＣＨ，ＮＣＨの交点が増幅器の動
作点となる。
【００１５】前述のように、第１のｐ及びｎチャネル電
界効果トランジスタ３，４に並列にダイオード接続の第
２のｐ及びｎチャネル電界効果トランジスタ６，７を接
続したことにより、ドレイン電流・電圧特性曲線群ＰＣ
Ｈ，ＮＣＨの傾きが比較的垂直に近いものとなるから、
ＤＣゲインを低めに抑え且つフラットゲイン帯域を広く
することができる。
界効果トランジスタ３，４に並列にダイオード接続の第
２のｐ及びｎチャネル電界効果トランジスタ６，７を接
続したことにより、ドレイン電流・電圧特性曲線群ＰＣ
Ｈ，ＮＣＨの傾きが比較的垂直に近いものとなるから、
ＤＣゲインを低めに抑え且つフラットゲイン帯域を広く
することができる。
【００１６】図３は、図１に示す本発明の実施例の増幅
器のオープンループゲイン特性曲線図であり、第１のｐ
及びｎチャネル電界効果トランジスタ３，４のドレイン
電流を０．８ｍＡ、第２のｐ及びｎチャネル電界効果ト
ランジスタ６，７のドレイン電流を０．２ｍＡとした時
の特性曲線図であり、ＤＣゲインは１０ｄＢ、フラット
ゲイン帯域は約２００ＭＨｚ、ユニティゲイン帯域は１
ＧＨｚを超えたものとなった。即ち、バイアス回路を不
要とすると共に、フラットゲイン帯域を広くすることが
できる。
器のオープンループゲイン特性曲線図であり、第１のｐ
及びｎチャネル電界効果トランジスタ３，４のドレイン
電流を０．８ｍＡ、第２のｐ及びｎチャネル電界効果ト
ランジスタ６，７のドレイン電流を０．２ｍＡとした時
の特性曲線図であり、ＤＣゲインは１０ｄＢ、フラット
ゲイン帯域は約２００ＭＨｚ、ユニティゲイン帯域は１
ＧＨｚを超えたものとなった。即ち、バイアス回路を不
要とすると共に、フラットゲイン帯域を広くすることが
できる。
【００１７】
【発明の効果】以上説明したように、本発明は、第１の
ｐ及びｎチャネル電界効果トランジスタ３，４を縦続接
続し、ダイオード接続した第２のｐ及びｎチャネル電界
効果トランジスタ６，７をそれぞれ第１のｐ及びｎチャ
ネル電界効果トランジスタ３，４に並列に接続し、第１
のｐ及びｎチャネル電界効果トランジスタ３，４のゲー
トを共通に接続して入力端子５としたもので、バイアス
回路を不要とすることができると共に、第１のｐ及びｎ
チャネル電界効果トランジスタ３，４のドレイン電流・
電圧特性曲線を垂直に近づけることができるから、ＤＣ
ゲインを低めに抑えて、フラットゲイン帯域を広げるこ
とができた。即ち、簡単な回路構成により広帯域フラッ
トゲイン増幅器を構成することができる利点がある。
ｐ及びｎチャネル電界効果トランジスタ３，４を縦続接
続し、ダイオード接続した第２のｐ及びｎチャネル電界
効果トランジスタ６，７をそれぞれ第１のｐ及びｎチャ
ネル電界効果トランジスタ３，４に並列に接続し、第１
のｐ及びｎチャネル電界効果トランジスタ３，４のゲー
トを共通に接続して入力端子５としたもので、バイアス
回路を不要とすることができると共に、第１のｐ及びｎ
チャネル電界効果トランジスタ３，４のドレイン電流・
電圧特性曲線を垂直に近づけることができるから、ＤＣ
ゲインを低めに抑えて、フラットゲイン帯域を広げるこ
とができた。即ち、簡単な回路構成により広帯域フラッ
トゲイン増幅器を構成することができる利点がある。
【図１】本発明の実施例の回路図である。
【図２】本発明の実施例のドレイン電流・電圧特性曲線
図である。
図である。
【図３】本発明の実施例のオープンループゲイン特性曲
線図である。
線図である。
【図４】従来例の増幅器の説明図である。
【図５】従来例の増幅器の基本構成の説明図である。
【図６】従来例の増幅器の基本構成の説明図である。
【図７】従来例の広帯域増幅器の説明図である。
【図８】従来例の広帯域増幅器の周波数特性曲線図であ
る。
る。
１ 電源
２ グランド
３ 第１のｐチャネル電界効果トランジスタ４ 第
１のｎチャネル電界効果トランジスタ５ 出力端子 ６ 第２のｐチャネル電界効果トランジスタ７ 第
２のｎチャネル電界効果トランジスタ８ 出力端子
１のｎチャネル電界効果トランジスタ５ 出力端子 ６ 第２のｐチャネル電界効果トランジスタ７ 第
２のｎチャネル電界効果トランジスタ８ 出力端子
Claims (1)
- 【請求項１】 電源（１）とグランド（２）間に、第
１のｐチャネル電界効果トランジスタ（３）と第１のｎ
チャネル電界効果トランジスタ（４）とを縦続接続し、
該第１のｐチャネル電界効果トランジスタ（３）と第１
のｎチャネル電界効果トランジスタ（４）のゲートを共
通に接続して入力端子（５）とし、前記電源（１）とグ
ランド（２）間に、第２のｐチャネル電界効果トランジ
スタ（６）と第２のｎチャネル電界効果トランジスタ（
７）とを縦続接続し、該縦続接続点と、前記第２のｐチ
ャネル電界効果トランジスタ（６）と第２のｎチャネル
電界効果トランジスタ（７）とのゲート及びドレインを
共通に接続し、更に前記第１のｐチャネル電界効果トラ
ンジスタ（３）と第１のｎチャネル電界効果トランジス
タ（４）との縦続接続点とを、共通に接続して出力端子
（８）としたことを特徴とするフラットゲイン増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041891A JPH04292006A (ja) | 1991-03-20 | 1991-03-20 | フラットゲイン増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041891A JPH04292006A (ja) | 1991-03-20 | 1991-03-20 | フラットゲイン増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04292006A true JPH04292006A (ja) | 1992-10-16 |
Family
ID=13717746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041891A Withdrawn JPH04292006A (ja) | 1991-03-20 | 1991-03-20 | フラットゲイン増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04292006A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0797303A3 (en) * | 1996-03-19 | 1998-01-07 | Sharp Kabushiki Kaisha | Inverter circuit and amplifier |
-
1991
- 1991-03-20 JP JP8041891A patent/JPH04292006A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0797303A3 (en) * | 1996-03-19 | 1998-01-07 | Sharp Kabushiki Kaisha | Inverter circuit and amplifier |
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