JPH04154202A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH04154202A JPH04154202A JP2278187A JP27818790A JPH04154202A JP H04154202 A JPH04154202 A JP H04154202A JP 2278187 A JP2278187 A JP 2278187A JP 27818790 A JP27818790 A JP 27818790A JP H04154202 A JPH04154202 A JP H04154202A
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- Japan
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- transistors
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- 230000003321 amplification Effects 0.000 claims abstract description 17
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路に適した演算増幅回路に関する。
一般に、演算増幅回路は、種々提案されている。
その中で、第３図に示す回路は、フォールデ・ンド・カ
スコード演算増幅回路として知られている。
スコード演算増幅回路として知られている。
第３図の回路は、トランジスタ１０７．１０８の差動対
と、トランジスタ１０７．１０８に接続されているトラ
ンジスタ１０６と、トランジスタ１０９．１１０．１１
５゜１１６のカスコード段と、トランジスタ１１１〜１
１４のカレント・ミラー回路とで構成される。また、電
流源４０とトランジスタ１０１〜１０５で、バイアス回
路を構成している。
と、トランジスタ１０７．１０８に接続されているトラ
ンジスタ１０６と、トランジスタ１０９．１１０．１１
５゜１１６のカスコード段と、トランジスタ１１１〜１
１４のカレント・ミラー回路とで構成される。また、電
流源４０とトランジスタ１０１〜１０５で、バイアス回
路を構成している。
この回路は、高周波における電源電圧除去比が良好で、
かつ、高い直流利得が得られることが知られている。
かつ、高い直流利得が得られることが知られている。
上述した従来のフォールデッド・カスコード演算増幅回
路は、内蔵するカレント・ミラー回路の人力インピーダ
ンスが大きく、このため、入力部に比較的大きな時定数
を持ち、入力電圧利得の周波数特性の広帯域化を難しく
している。さらに、時定数を小さくするために、バイア
ス電流を増やすと、消費電力の増加と共に、増幅利得が
下がるという欠点がある。
路は、内蔵するカレント・ミラー回路の人力インピーダ
ンスが大きく、このため、入力部に比較的大きな時定数
を持ち、入力電圧利得の周波数特性の広帯域化を難しく
している。さらに、時定数を小さくするために、バイア
ス電流を増やすと、消費電力の増加と共に、増幅利得が
下がるという欠点がある。
本発明の目的は、このような欠点を除き、高速動作と共
に、消費電力を少なくした演算増幅器を提供することに
ある。
に、消費電力を少なくした演算増幅器を提供することに
ある。
本発明の演算増幅回路は、
２つのトランジスタのそれぞれのゲートが第１および第
２の信号入力にそれぞれ接続されている差動対と、 前記差動対の第１のトランジスタのドレイン出力が入力
に接続され、入力からゲート電極への増幅手段を有し、
前記差動対と逆極性の第１のカスコード回路と、 複数のトランジスタから成り、前記第１のカスコード回
路の出力が入力に接続され、人力からトランジスタのゲ
ート電極への増幅手段を備え、前記第１のカスコード回
路と逆極性の第２のカスコード回路と、 前記差動対の第２のトランジスタのドレイン出力が、入
力に接続されたカレント・ミラー回路と、複数のトラン
ジスタから成り、入力からトランジスタのゲート電極へ
の増幅手段を備え、前記第１のカスコード回路と同極性
の第３のカスコード回路とを有し、 前記第２および第３のカスコード回路のそれぞれの出力
が信号出力に共通に接続されたことを特徴としている。
２の信号入力にそれぞれ接続されている差動対と、 前記差動対の第１のトランジスタのドレイン出力が入力
に接続され、入力からゲート電極への増幅手段を有し、
前記差動対と逆極性の第１のカスコード回路と、 複数のトランジスタから成り、前記第１のカスコード回
路の出力が入力に接続され、人力からトランジスタのゲ
ート電極への増幅手段を備え、前記第１のカスコード回
路と逆極性の第２のカスコード回路と、 前記差動対の第２のトランジスタのドレイン出力が、入
力に接続されたカレント・ミラー回路と、複数のトラン
ジスタから成り、入力からトランジスタのゲート電極へ
の増幅手段を備え、前記第１のカスコード回路と同極性
の第３のカスコード回路とを有し、 前記第２および第３のカスコード回路のそれぞれの出力
が信号出力に共通に接続されたことを特徴としている。
また、本発明の演算増幅回路は、
２つのトランジスタのそれぞれのゲートが第１および第
２の信号入力にそれぞれ接続された差動対と、 前記差動対の第１のトランジスタのドレイン出力が入力
に接続され、前記差動対と逆極性のカレント・ミラー回
路と、 複数のトランジスタから成り、前記カレント・ミラー回
路の出力が入力に接続され、入力からトランジスタのゲ
ート電極への増幅手段を備え、前記差動対と同極性の第
１のカスコード回路と、複数のトランジスタから成り、
前記差動対の第２のドレイン出力が入力に接続され、入
力からトランジスタのゲート電極への増幅手段を備え、
前記差動対と逆極性の第２のカスコード回路とを有し、 前記第１および第２のカスコード回路のそれぞれの出力
が信号出力端子に共通に接続されたことを特徴としてい
る。
２の信号入力にそれぞれ接続された差動対と、 前記差動対の第１のトランジスタのドレイン出力が入力
に接続され、前記差動対と逆極性のカレント・ミラー回
路と、 複数のトランジスタから成り、前記カレント・ミラー回
路の出力が入力に接続され、入力からトランジスタのゲ
ート電極への増幅手段を備え、前記差動対と同極性の第
１のカスコード回路と、複数のトランジスタから成り、
前記差動対の第２のドレイン出力が入力に接続され、入
力からトランジスタのゲート電極への増幅手段を備え、
前記差動対と逆極性の第２のカスコード回路とを有し、 前記第１および第２のカスコード回路のそれぞれの出力
が信号出力端子に共通に接続されたことを特徴としてい
る。
本発明は、２つのトランジスタのそれぞれのゲートが第
１および第２の入力端子にそれぞれ接続された差動対と
、差動対の第１のドレイン出力が入力に接続された入力
からゲート電極への増幅手段を有する差動対と逆極性の
第１のカスコード回路と、第１のカスコード回路の出力
が入力に接続され入力からゲート電極への増幅手段を有
する第１のカスコード回路と逆極性の第２のカスコード
回路と、差動対の第２のドレイン出力が入力に接続され
たカレント・ミラー回路と、入力からゲート電極への増
幅手段を有する第１のカスコード回路と同極性の第３の
カスコード回路とを有し、第２および第３のカスコード
回路のそれぞれの出力が出力端子に共通に接続されてい
る。
１および第２の入力端子にそれぞれ接続された差動対と
、差動対の第１のドレイン出力が入力に接続された入力
からゲート電極への増幅手段を有する差動対と逆極性の
第１のカスコード回路と、第１のカスコード回路の出力
が入力に接続され入力からゲート電極への増幅手段を有
する第１のカスコード回路と逆極性の第２のカスコード
回路と、差動対の第２のドレイン出力が入力に接続され
たカレント・ミラー回路と、入力からゲート電極への増
幅手段を有する第１のカスコード回路と同極性の第３の
カスコード回路とを有し、第２および第３のカスコード
回路のそれぞれの出力が出力端子に共通に接続されてい
る。
また、本発明は、２つのトランジスタのそれぞれのゲー
トが第１および第２の入力端子にそれぞれ接続された差
動対と、差動対の第１のドレイン出力が入力に接続され
た差動対と逆極性のカレント・ミラー回路と、カレント
・ミラー回路の出力が入力に接続され入力からゲート電
極への増幅手段を有する差動対と同極性の第１のカスコ
ード回路と、差動対の第２のドレイン出力が入力に接続
され入力からゲート電極への増幅手段を有する差動対と
逆極性の第２のカスコード回路とを有し、第１および第
２のカスコード回路のそれぞれの出力が出力端子に共通
に接続されている。
トが第１および第２の入力端子にそれぞれ接続された差
動対と、差動対の第１のドレイン出力が入力に接続され
た差動対と逆極性のカレント・ミラー回路と、カレント
・ミラー回路の出力が入力に接続され入力からゲート電
極への増幅手段を有する差動対と同極性の第１のカスコ
ード回路と、差動対の第２のドレイン出力が入力に接続
され入力からゲート電極への増幅手段を有する差動対と
逆極性の第２のカスコード回路とを有し、第１および第
２のカスコード回路のそれぞれの出力が出力端子に共通
に接続されている。
これにより、本発明は、内蔵するカレント・ミラー回路
の入力インピーダンスを下げることができる。また増幅
手段を有するカスコード回路を用いることにより、高速
動作でかつ高い増幅利得が得られる。
の入力インピーダンスを下げることができる。また増幅
手段を有するカスコード回路を用いることにより、高速
動作でかつ高い増幅利得が得られる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明に係る演算増幅回路の一例を示す回路
図である。第１図に示される演算増幅回路は、電源端子
４４に接続された電流源４０とトランジスタ１〜３．１
０．１９でバイアス回路を構成している。
図である。第１図に示される演算増幅回路は、電源端子
４４に接続された電流源４０とトランジスタ１〜３．１
０．１９でバイアス回路を構成している。
トランジスタ４〜６で差動回路を構成している。
入力端子４Ｉにゲートを接続されたトランジスタ５のド
レインは、トランジスタ９とバイアス回路およびトラン
ジスタ７と８とで構成される増幅回路を有する第１のカ
スコード回路の入力に接続されている。
レインは、トランジスタ９とバイアス回路およびトラン
ジスタ７と８とで構成される増幅回路を有する第１のカ
スコード回路の入力に接続されている。
トランジスタ９のドレインは、トランジスタ１８とバイ
アス回路およびトランジスタ１１と１４とで構成される
増幅回路を有する第２のカスコード回路の入力に接続さ
れている。
アス回路およびトランジスタ１１と１４とで構成される
増幅回路を有する第２のカスコード回路の入力に接続さ
れている。
差動回路の入力端子２２にゲートを接続されたトランジ
スタ６のドレインは、トランジスタ１２．１６で構成さ
れるカレント・ミラー回路の入力に接続されている。
スタ６のドレインは、トランジスタ１２．１６で構成さ
れるカレント・ミラー回路の入力に接続されている。
トランジスタ１６のドレインは、トランジスタ１７とト
ランジスタ１３と１５とで構成される増幅回路を有する
第３のカスコード回路の入力に接続されている。
ランジスタ１３と１５とで構成される増幅回路を有する
第３のカスコード回路の入力に接続されている。
第２．第３のカスコード回路の出力が、出力端子２３に
導出されている。
導出されている。
このような演算増幅回路では、トランジスタ６→トラン
ジスタ１２→トランジスタ１６→トランジスタ１７の信
号経路に含まれるカレント・ミラー回路の入力部に生じ
る時定数は、トランジスタが１個のため小さい。また、
トランジスタ１３と１５で反転増幅回路を構成し、これ
をカスコード回路を構成しているトランジスタ１７を帰
還系に含むように用いることにより、等測的にカスコー
ド回路の入力インピーダンスを下げ、出力インピーダン
スを上げる。このため、カスコード回路は著しく広帯域
となり、かつ、高利得となる。
ジスタ１２→トランジスタ１６→トランジスタ１７の信
号経路に含まれるカレント・ミラー回路の入力部に生じ
る時定数は、トランジスタが１個のため小さい。また、
トランジスタ１３と１５で反転増幅回路を構成し、これ
をカスコード回路を構成しているトランジスタ１７を帰
還系に含むように用いることにより、等測的にカスコー
ド回路の入力インピーダンスを下げ、出力インピーダン
スを上げる。このため、カスコード回路は著しく広帯域
となり、かつ、高利得となる。
したがって、この信号経路の信号遅延は十分に小さく、
かつ、利得は大きい。
かつ、利得は大きい。
一方、トランジスタ５→トランジスタ９→トランジスタ
１８の信号経路は、前述した増幅回路を有するカスコー
ド回路２段で構成されるため、やはり、信号遅延は十分
小さく、かつ、利得は大きい。
１８の信号経路は、前述した増幅回路を有するカスコー
ド回路２段で構成されるため、やはり、信号遅延は十分
小さく、かつ、利得は大きい。
このため、演算増幅器全体の入出力電圧利得の周波数特
性を広帯域化でき、かつ、直流利得を非常に大きくする
ことが可能である。
性を広帯域化でき、かつ、直流利得を非常に大きくする
ことが可能である。
第２図は、本発明に係る演算増幅回路の他の例を示す回
路図である。第２図に示される演算増幅回路は、電源端
子４４に接続された電流源４０とトランジスタ２１〜２
３．３３．３６でバイアス回路を構成している。
路図である。第２図に示される演算増幅回路は、電源端
子４４に接続された電流源４０とトランジスタ２１〜２
３．３３．３６でバイアス回路を構成している。
トランジスタ２４〜２Ｇで差動回路を構成している入力
端子４１にゲートを接続されたトランジスタ２５のドレ
インは、トランジスタ２７と２８とで構成されるカレン
ト・ミラー回路の入力に接続されている。トランジスタ
２８のドレインは、トランジスタ３５とトランジスタ２
９と３１とで構成される増幅回路を有する第１のカスコ
ード回路の入力に接続されている。
端子４１にゲートを接続されたトランジスタ２５のドレ
インは、トランジスタ２７と２８とで構成されるカレン
ト・ミラー回路の入力に接続されている。トランジスタ
２８のドレインは、トランジスタ３５とトランジスタ２
９と３１とで構成される増幅回路を有する第１のカスコ
ード回路の入力に接続されている。
差動回路の入力端子４２にゲートを接続されたトランジ
スタ２６のドレインは、トランジスタ３４とトランジス
タ３０と３２とで構成される増幅回路を有する第２のカ
スコード回路の入力に接続されている。
スタ２６のドレインは、トランジスタ３４とトランジス
タ３０と３２とで構成される増幅回路を有する第２のカ
スコード回路の入力に接続されている。
第１．第２のカスコード回路の出力が、出力端子４３に
導出されている。
導出されている。
このような演算増幅回路では、トランジスタ２５→トラ
ンジスタ２７→トランジスタ２８→トランジスタ３５の
信号経路に含まれるカレント・ミラー回路の入力部に生
じる時定数は、トランジスタが１個のため小さい。また
、トランジスタ２９と３１で反転増幅回路を構成し、こ
れをカスコード回路を構成しているトランジスタ３５を
帰還系に含むように用いることにより、等測的にカスコ
ード回路の入力インピーダンスを下げ、出力インピーダ
ンスを上げる。このため、カスコード回路は著しく広帯
域となり、かつ、高利得となる。したがって、この信号
経路の信号遅延は十分小さく、かつ、利得は大きい。
ンジスタ２７→トランジスタ２８→トランジスタ３５の
信号経路に含まれるカレント・ミラー回路の入力部に生
じる時定数は、トランジスタが１個のため小さい。また
、トランジスタ２９と３１で反転増幅回路を構成し、こ
れをカスコード回路を構成しているトランジスタ３５を
帰還系に含むように用いることにより、等測的にカスコ
ード回路の入力インピーダンスを下げ、出力インピーダ
ンスを上げる。このため、カスコード回路は著しく広帯
域となり、かつ、高利得となる。したがって、この信号
経路の信号遅延は十分小さく、かつ、利得は大きい。
一方、トランジスタ２６→トランジスタ３４の信号経路
は、前述した増幅回路を有するカスコード回路１段で構
成されているため、やはり、信号遅延は十分小さく、か
つ、利得は大きい。このため、演算増幅器全体の入出力
電圧利得の周波数特性を広帯域化でき、かつ、直流利得
を非常に大きくすることが可能である。
は、前述した増幅回路を有するカスコード回路１段で構
成されているため、やはり、信号遅延は十分小さく、か
つ、利得は大きい。このため、演算増幅器全体の入出力
電圧利得の周波数特性を広帯域化でき、かつ、直流利得
を非常に大きくすることが可能である。
以上説明したように本発明は、内蔵するカレント・ミラ
ー回路の入力インピーダンスを下げることができ、また
、増幅手段を有するカスコード回路を用いることにより
、高速動作でかつ高い増幅利得が得られるという効果を
有する。
ー回路の入力インピーダンスを下げることができ、また
、増幅手段を有するカスコード回路を用いることにより
、高速動作でかつ高い増幅利得が得られるという効果を
有する。
第１図は、本発明に係る演算増幅回路の一例を示す回路
図、 第２図は、本発明に係る演算増幅回路の他の例を示す回
路図、 第３図は、従来の演算増幅回路の一例を示す回路図であ
る。 １〜１６．２１〜３６．１０１〜１１６・・・トランジ
スタ ４０・・・・・定電流源 ４１、４２・・・入力端子 ４３・・・・・出力端子 ４４・・・・・電源端子
図、 第２図は、本発明に係る演算増幅回路の他の例を示す回
路図、 第３図は、従来の演算増幅回路の一例を示す回路図であ
る。 １〜１６．２１〜３６．１０１〜１１６・・・トランジ
スタ ４０・・・・・定電流源 ４１、４２・・・入力端子 ４３・・・・・出力端子 ４４・・・・・電源端子
Claims (2)
- （１）２つのトランジスタのそれぞれのゲートが第１お
よび第２の信号入力にそれぞれ接続されている差動対と
、 前記差動対の第１のトランジスタのドレイン出力が入力
に接続され、入力からゲート電極への増幅手段を有し、
前記差動対と逆極性の第１のカスコード回路と、 複数のトランジスタから成り、前記第１のカスコード回
路の出力が入力に接続され、入力からトランジスタのゲ
ート電極への増幅手段を備え、前記第１のカスコード回
路と逆極性の第２のカスコード回路と、 前記差動対の第２のトランジスタのドレイン出力が、入
力に接続されたカレント・ミラー回路と、複数のトラン
ジスタから成り、入力からトランジスタのゲート電極へ
の増幅手段を備え、前記第１のカスコード回路と同極性
の第３のカスコード回路とを有し、 前記第２および第３のカスコード回路のそれぞれの出力
が信号出力に共通に接続されたことを特徴とする演算増
幅回路。 - （２）２つのトランジスタのそれぞれのゲートが第１お
よび第２の信号入力にそれぞれ接続された差動対と、 前記差動対の第１のトランジスタのドレイン出力が入力
に接続され、前記差動対と逆極性のカレント・ミラー回
路と、 複数のトランジスタから成り、前記カレント・ミラー回
路の出力が入力に接続され、入力からトランジスタのゲ
ート電極への増幅手段を備え、前記差動対と同極性の第
１のカスコード回路と、複数のトランジスタから成り、
前記差動対の第２のドレイン出力が入力に接続され、入
力からトランジスタのゲート電極への増幅手段を備え、
前記差動対と逆極性の第２のカスコード回路とを有し、 前記第１および第２のカスコード回路のそれぞれの出力
が信号出力端子に共通に接続されたことを特徴とする演
算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278187A JPH0744406B2 (ja) | 1990-10-17 | 1990-10-17 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2278187A JPH0744406B2 (ja) | 1990-10-17 | 1990-10-17 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04154202A true JPH04154202A (ja) | 1992-05-27 |
| JPH0744406B2 JPH0744406B2 (ja) | 1995-05-15 |
Family
ID=17593805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2278187A Expired - Lifetime JPH0744406B2 (ja) | 1990-10-17 | 1990-10-17 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744406B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN119148803A (zh) * | 2024-09-30 | 2024-12-17 | 南京汇君半导体科技有限公司 | 一种三反馈环路快速响应低压差线性稳压器 |
-
1990
- 1990-10-17 JP JP2278187A patent/JPH0744406B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN119148803A (zh) * | 2024-09-30 | 2024-12-17 | 南京汇君半导体科技有限公司 | 一种三反馈环路快速响应低压差线性稳压器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0744406B2 (ja) | 1995-05-15 |
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