JPH04292017A - シリアルパラレル変換回路 - Google Patents
シリアルパラレル変換回路Info
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- JPH04292017A JPH04292017A JP8041191A JP8041191A JPH04292017A JP H04292017 A JPH04292017 A JP H04292017A JP 8041191 A JP8041191 A JP 8041191A JP 8041191 A JP8041191 A JP 8041191A JP H04292017 A JPH04292017 A JP H04292017A
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- clock
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、シリアルデータをパラ
レルデータに変換するシリアルパラレル変換回路に関し
、特にシリアルデータにおけるデータパターンと、変換
後のパラレルデータにおけるデータパターンとを、常に
同一位相にすることができる、シリアルパラレル変換回
路に関するものである。
レルデータに変換するシリアルパラレル変換回路に関し
、特にシリアルデータにおけるデータパターンと、変換
後のパラレルデータにおけるデータパターンとを、常に
同一位相にすることができる、シリアルパラレル変換回
路に関するものである。
【０００２】通信装置においては、入力されたシリアル
データからなる高速データの監視，処理を行う場合、シ
リアルパラレル変換を行って低速データ（パラレルデー
タ）に変換してから、所定の処理を行う方式が一般に用
いられている。
データからなる高速データの監視，処理を行う場合、シ
リアルパラレル変換を行って低速データ（パラレルデー
タ）に変換してから、所定の処理を行う方式が一般に用
いられている。
【０００３】この場合、変換によって低速化されたパラ
レルデータと、もとのシリアルデータとの位相関係が同
一（例えばシリアルデータの第１ビットが、パラレルデ
ータの第１ビットになる）でないと、その後のデータ監
視および各種の処理が困難になる。
レルデータと、もとのシリアルデータとの位相関係が同
一（例えばシリアルデータの第１ビットが、パラレルデ
ータの第１ビットになる）でないと、その後のデータ監
視および各種の処理が困難になる。
【０００４】そこで、変換後のパラレルデータの位相を
、変換前のシリアルデータの位相と常に同一にすること
ができる、シリアルパラレル変換回路が要望される。
、変換前のシリアルデータの位相と常に同一にすること
ができる、シリアルパラレル変換回路が要望される。
【０００５】
【従来の技術】図６は、従来のシリアルパラレル変換回
路を示したものであって、８ビットからなる各バイトの
シリアルデータをパラレルデータに変換する場合を例示
し、１１は８ビットシフトレジスタ、１２はフリップフ
ロップ、１３は１／８分周回路である。
路を示したものであって、８ビットからなる各バイトの
シリアルデータをパラレルデータに変換する場合を例示
し、１１は８ビットシフトレジスタ、１２はフリップフ
ロップ、１３は１／８分周回路である。
【０００６】入力シリアルデータは、８ビットシフトレ
ジスタ１１のデータ入力Ｄに加えられ、クロック入力Ｃ
Ｋに入力データに同期したクロックＣＬＫを加えられる
ことによってシフトされて、８ビットからなるパラレル
データ出力を生じ、この出力はフリップフロップ１２の
データ入力Ｄに加えられる。一方、入力クロックＣＬＫ
は１／８分周回路１３で１／８分周されて、フリップフ
ロップ１２のクロック入力ＣＫに加えられることによっ
て、そのエッジで８ビットシフトレジスタ１１からの８
ビットのパラレルデータをラッチして、８ビットからな
る低速のパラレルデータを発生する。
ジスタ１１のデータ入力Ｄに加えられ、クロック入力Ｃ
Ｋに入力データに同期したクロックＣＬＫを加えられる
ことによってシフトされて、８ビットからなるパラレル
データ出力を生じ、この出力はフリップフロップ１２の
データ入力Ｄに加えられる。一方、入力クロックＣＬＫ
は１／８分周回路１３で１／８分周されて、フリップフ
ロップ１２のクロック入力ＣＫに加えられることによっ
て、そのエッジで８ビットシフトレジスタ１１からの８
ビットのパラレルデータをラッチして、８ビットからな
る低速のパラレルデータを発生する。
【０００７】
【発明が解決しようとする課題】この場合、１／８分周
回路１３から出力される１／８分周クロックは、入力シ
リアルデータに対して８種類の位相を取り得る可能性が
ある。そのため、入力シリアルデータにおける所定の繰
り返しデータ幅（１バイト８ビット）のデータが、この
シリアルデータと同位相の８本のパラレルデータとして
、フリップフロップ１２から出力される確率は１／８で
あって、常に同位相になることは保証されていない。
回路１３から出力される１／８分周クロックは、入力シ
リアルデータに対して８種類の位相を取り得る可能性が
ある。そのため、入力シリアルデータにおける所定の繰
り返しデータ幅（１バイト８ビット）のデータが、この
シリアルデータと同位相の８本のパラレルデータとして
、フリップフロップ１２から出力される確率は１／８で
あって、常に同位相になることは保証されていない。
【０００８】一方、パラレルデータの状態で、フレーム
長（データ幅）を意識したアラーム（ＡＬＭ）監視や、
その他の各種処理を行う場合には、パラレルデータの位
相が入力シリアルデータの位相と一致していないと、正
しい処理を行うことが容易でないという問題がある。
長（データ幅）を意識したアラーム（ＡＬＭ）監視や、
その他の各種処理を行う場合には、パラレルデータの位
相が入力シリアルデータの位相と一致していないと、正
しい処理を行うことが容易でないという問題がある。
【０００９】本発明は、このような従来技術の課題を解
決しようとするものであって、シリアルパラレル変換回
路において、入力シリアルデータを常にこれと同位相の
出力パラレルデータに変換することができる、シリアル
パラレル変換回路を提供することを目的としている。
決しようとするものであって、シリアルパラレル変換回
路において、入力シリアルデータを常にこれと同位相の
出力パラレルデータに変換することができる、シリアル
パラレル変換回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】本発明は、入力シリアル
データを入力シリアルデータに同期した入力クロックＣ
ＬＫに応じてＮビットごとにパラレルデータに変換する
シフト部１と、該パラレルデータをラッチ用クロックで
ラッチして出力パラレルデータを発生するラッチ部２と
、入力クロックをＮ分周したＮ種類のクロックを発生す
るクロック発生部１０と、入力シリアルデータと出力パ
ラレルデータとが同位相の場合を基準位相としてクロッ
ク発生部１０における任意の位相のクロックでラッチし
たときの出力パラレルデータの有する位相差を検出して
出力を発生するデータ配列検出部３０と、クロック発生
部１０の出力クロックにおける任意の位相のクロックか
ら検出された位相差に対応する位相差を有するクロック
をラッチ用クロックとして選択するＳ／Ｐ変換タイミン
グ選択部２０とを備えたことを特徴とするものである。
データを入力シリアルデータに同期した入力クロックＣ
ＬＫに応じてＮビットごとにパラレルデータに変換する
シフト部１と、該パラレルデータをラッチ用クロックで
ラッチして出力パラレルデータを発生するラッチ部２と
、入力クロックをＮ分周したＮ種類のクロックを発生す
るクロック発生部１０と、入力シリアルデータと出力パ
ラレルデータとが同位相の場合を基準位相としてクロッ
ク発生部１０における任意の位相のクロックでラッチし
たときの出力パラレルデータの有する位相差を検出して
出力を発生するデータ配列検出部３０と、クロック発生
部１０の出力クロックにおける任意の位相のクロックか
ら検出された位相差に対応する位相差を有するクロック
をラッチ用クロックとして選択するＳ／Ｐ変換タイミン
グ選択部２０とを備えたことを特徴とするものである。
【００１１】
【作用】図１は、本発明の原理的構成を示したものであ
る。シフト部１において、入力シリアルデータを入力シ
リアルデータに同期した入力クロックＣＬＫに応じてＮ
ビットごとにパラレルデータに変換する。一方、クロッ
ク発生部１０で、入力クロックをＮ分周したＮ種類のク
ロックを発生する。また、データ配列検出部３０で、入
力シリアルデータと出力パラレルデータとが同位相の場
合を基準位相として、クロック発生部１０における任意
の位相のクロックで上記のパラレルデータをラッチした
ときの出力パラレルデータの有する位相差を検出して出
力を発生する。さらに、Ｓ／Ｐ変換タイミング選択部２
０で、クロック発生部１０の出力クロックにおける、上
記の任意の位相のクロックから検出された位相差に対応
する位相差を有するクロックをラッチ用クロックとして
選択して、ラッチ部２に与える。そして、ラッチ部２で
、シフト部１のパラレルデータをこのラッチ用クロック
でラッチして出力パラレルデータを発生する。
る。シフト部１において、入力シリアルデータを入力シ
リアルデータに同期した入力クロックＣＬＫに応じてＮ
ビットごとにパラレルデータに変換する。一方、クロッ
ク発生部１０で、入力クロックをＮ分周したＮ種類のク
ロックを発生する。また、データ配列検出部３０で、入
力シリアルデータと出力パラレルデータとが同位相の場
合を基準位相として、クロック発生部１０における任意
の位相のクロックで上記のパラレルデータをラッチした
ときの出力パラレルデータの有する位相差を検出して出
力を発生する。さらに、Ｓ／Ｐ変換タイミング選択部２
０で、クロック発生部１０の出力クロックにおける、上
記の任意の位相のクロックから検出された位相差に対応
する位相差を有するクロックをラッチ用クロックとして
選択して、ラッチ部２に与える。そして、ラッチ部２で
、シフト部１のパラレルデータをこのラッチ用クロック
でラッチして出力パラレルデータを発生する。
【００１２】従って本発明によれば、入力シリアルデー
タを常にこれと同位相の出力パラレルデータに変換する
ことができる、シリアルパラレル変換回路を実現するこ
とが可能となる。
タを常にこれと同位相の出力パラレルデータに変換する
ことができる、シリアルパラレル変換回路を実現するこ
とが可能となる。
【００１３】
【実施例】図２は、本発明の一実施例を示したものであ
って、変換すべきビット幅が８ビットの場合を示してい
る。図６におけると同じものを同じ番号で示し、１０は
入力クロックを分周して複数のクロックを発生するクロ
ック発生部であって、１４は８ビットシフトレジスタで
ある。２０はシリアルデータからパラレルデータに対す
る変換のタイミングを定めるＳ／Ｐ変換タイミング選択
部を示し、２１２ 〜２１８ はアンドゲート、２２，
２３はオアゲート、２４はセレクタである。また３０は
データ配列検出部であって、１５はフリップフロップ、
３１２ 〜３１８ はそれぞれケース■〜ケース■のケ
ース検出部である。
って、変換すべきビット幅が８ビットの場合を示してい
る。図６におけると同じものを同じ番号で示し、１０は
入力クロックを分周して複数のクロックを発生するクロ
ック発生部であって、１４は８ビットシフトレジスタで
ある。２０はシリアルデータからパラレルデータに対す
る変換のタイミングを定めるＳ／Ｐ変換タイミング選択
部を示し、２１２ 〜２１８ はアンドゲート、２２，
２３はオアゲート、２４はセレクタである。また３０は
データ配列検出部であって、１５はフリップフロップ、
３１２ 〜３１８ はそれぞれケース■〜ケース■のケ
ース検出部である。
【００１４】図６に示された従来の場合と同様に、入力
シリアルデータは、８ビットシフトレジスタ１１のデー
タ入力Ｄに加えられ、入力データに同期したクロックＣ
ＬＫによってシフトされて、８ビットからなるパラレル
データ出力を生じ、フリップフロップ１２のデータ入力
Ｄに加えられて、クロック入力ＣＫに加えられるラッチ
用クロックに応じてラッチされることによって、８ビッ
トのパラレルデータからなる出力を生じる。
シリアルデータは、８ビットシフトレジスタ１１のデー
タ入力Ｄに加えられ、入力データに同期したクロックＣ
ＬＫによってシフトされて、８ビットからなるパラレル
データ出力を生じ、フリップフロップ１２のデータ入力
Ｄに加えられて、クロック入力ＣＫに加えられるラッチ
用クロックに応じてラッチされることによって、８ビッ
トのパラレルデータからなる出力を生じる。
【００１５】一方、クロックＣＬＫを１／８分周回路１
３に加えることによって８分周して得られた出力クロッ
クを８ビットシフトレジスタ１４に加え、クロック入力
ＣＫにもとのクロックＣＬＫを加えてシフトすることに
よって、タイミングの異なる８種類のクロックを発生す
る。
３に加えることによって８分周して得られた出力クロッ
クを８ビットシフトレジスタ１４に加え、クロック入力
ＣＫにもとのクロックＣＬＫを加えてシフトすることに
よって、タイミングの異なる８種類のクロックを発生す
る。
【００１６】図３は、Ｓ／Ｐ変換のタイミングを示した
ものであって、シリアルデータのあるバイト（Ａ１）の
データＡ１−１〜Ａ１−８と、１／８分周回路１３から
発生する、８種類のタイミング■〜■のクロックとを示
している。
ものであって、シリアルデータのあるバイト（Ａ１）の
データＡ１−１〜Ａ１−８と、１／８分周回路１３から
発生する、８種類のタイミング■〜■のクロックとを示
している。
【００１７】図２において、はじめオアゲート２３から
の出力がないとき、セレクタ２４は“０”側に切り替え
られていて、８ビットシフトレジスタ１４から出力され
るクロックのうち、あるタイミングのクロックがフリッ
プフロップ１５のクロック入力ＣＫに加えられる。これ
によってフリップフロップ１５はフリップフロップ１２
の出力をラッチするが、その出力である８ビットのパラ
レルデータと、フリップフロップ１２の出力であるパラ
レルデータとの関係として、８種類のデータ配列を生じ
る。
の出力がないとき、セレクタ２４は“０”側に切り替え
られていて、８ビットシフトレジスタ１４から出力され
るクロックのうち、あるタイミングのクロックがフリッ
プフロップ１５のクロック入力ＣＫに加えられる。これ
によってフリップフロップ１５はフリップフロップ１２
の出力をラッチするが、その出力である８ビットのパラ
レルデータと、フリップフロップ１２の出力であるパラ
レルデータとの関係として、８種類のデータ配列を生じ
る。
【００１８】図４および図５は、データ配列（１）およ
び（２）を示したものであって、図４は、ケース■〜■
の場合のデータ配列（１）を示し、図５はケース■〜■
の場合のデータ配列（２）を示している。ケース■は図
３に示されたタイミング■でラッチした場合を示し、ケ
ース■は図３に示されたタイミング■でラッチした場合
を示し、ケース■は図３に示されたタイミング■でラッ
チした場合を示し、ケース■は図３に示されたタイミン
グ■でラッチした場合を示し、ケース■は図３に示され
たタイミング■でラッチした場合を示し、ケース■は図
３に示されたタイミング■でラッチした場合を示し、ケ
ース■は図３に示されたタイミング■でラッチした場合
を示し、ケース■は図３に示されたタイミング■でラッ
チした場合を示している。
び（２）を示したものであって、図４は、ケース■〜■
の場合のデータ配列（１）を示し、図５はケース■〜■
の場合のデータ配列（２）を示している。ケース■は図
３に示されたタイミング■でラッチした場合を示し、ケ
ース■は図３に示されたタイミング■でラッチした場合
を示し、ケース■は図３に示されたタイミング■でラッ
チした場合を示し、ケース■は図３に示されたタイミン
グ■でラッチした場合を示し、ケース■は図３に示され
たタイミング■でラッチした場合を示し、ケース■は図
３に示されたタイミング■でラッチした場合を示し、ケ
ース■は図３に示されたタイミング■でラッチした場合
を示し、ケース■は図３に示されたタイミング■でラッ
チした場合を示している。
【００１９】図２において、ケース検出部３１２ 〜３
１８ は、それぞれ図４のケース■〜■および図５のケ
ース■〜■に対応するデータ配列を検出するものである
。すなわち、入力シリアルデータには、特定ビットにフ
レームの区切りを示す情報が含まれているので、ケース
検出部３１２ 〜３１８ においては、この情報を検出
するとともに、フリップフロップ１２の出力と、フリッ
プフロップ１５の出力との位相差を検出することによっ
て、フリップフロップ１２の出力と、フリップフロップ
１５の出力とにおけるデータ配列が、ケース■〜ケース
■のどれに相当するかを検出することができ、該当する
データ配列の場合にそのケース検出部から検出結果を示
す“Ｈ”の出力を発生することができる。
１８ は、それぞれ図４のケース■〜■および図５のケ
ース■〜■に対応するデータ配列を検出するものである
。すなわち、入力シリアルデータには、特定ビットにフ
レームの区切りを示す情報が含まれているので、ケース
検出部３１２ 〜３１８ においては、この情報を検出
するとともに、フリップフロップ１２の出力と、フリッ
プフロップ１５の出力との位相差を検出することによっ
て、フリップフロップ１２の出力と、フリップフロップ
１５の出力とにおけるデータ配列が、ケース■〜ケース
■のどれに相当するかを検出することができ、該当する
データ配列の場合にそのケース検出部から検出結果を示
す“Ｈ”の出力を発生することができる。
【００２０】いま、ケース■に対する検出部３１５ か
ら“Ｈ”の出力を発生した場合には、上述のようにタイ
ミング■でシリアルパラレル変換を行った場合に相当し
、シリアルデータとパラレルデータが同位相となるケー
ス■の場合と比較して、クロックのタイミングが４ビッ
ト遅れている。検出部３１５の出力は、アンドゲート２
１５ に接続されていてこれをオンにするので、８ビッ
トシフトレジスタ１４からの４ビット進んだタイミング
■のクロックが、オアゲート２２を経てセレクタ２４に
加えられる。同時に、検出部３１５ の出力発生によっ
てオアゲート２３を経てセレクタ２４に入力が与えられ
ることによって、セレクタ２４は“１”の側に切り替え
られ、タイミング■で示すクロックがセレクタ２４を経
てフリップフロップ１５のクロック入力ＣＫに与えられ
る。
ら“Ｈ”の出力を発生した場合には、上述のようにタイ
ミング■でシリアルパラレル変換を行った場合に相当し
、シリアルデータとパラレルデータが同位相となるケー
ス■の場合と比較して、クロックのタイミングが４ビッ
ト遅れている。検出部３１５の出力は、アンドゲート２
１５ に接続されていてこれをオンにするので、８ビッ
トシフトレジスタ１４からの４ビット進んだタイミング
■のクロックが、オアゲート２２を経てセレクタ２４に
加えられる。同時に、検出部３１５ の出力発生によっ
てオアゲート２３を経てセレクタ２４に入力が与えられ
ることによって、セレクタ２４は“１”の側に切り替え
られ、タイミング■で示すクロックがセレクタ２４を経
てフリップフロップ１５のクロック入力ＣＫに与えられ
る。
【００２１】これによってフリップフロップ１２に与え
られるクロックの位相が４ビット進むので、図４に示す
ケース■でシリアルパラレル変換したときと同じ状態と
なって、入力シリアルデータと出力パラレルデータとの
位相が一致するようになる。セレクタ２４は引続き“１
”の側に保持されるので、以後、この状態が維持される
。
られるクロックの位相が４ビット進むので、図４に示す
ケース■でシリアルパラレル変換したときと同じ状態と
なって、入力シリアルデータと出力パラレルデータとの
位相が一致するようになる。セレクタ２４は引続き“１
”の側に保持されるので、以後、この状態が維持される
。
【００２２】なお、最初に選択されたクロックがタイミ
ング■であったときは、フリップフロップ１２の出力は
ケース■の場合となり、各ケース検出部３１２ 〜３１
８ から出力が発生しないため、セレクタ２４は“１”
側に切り替えられることなく、引続きこの状態が維持さ
れる。
ング■であったときは、フリップフロップ１２の出力は
ケース■の場合となり、各ケース検出部３１２ 〜３１
８ から出力が発生しないため、セレクタ２４は“１”
側に切り替えられることなく、引続きこの状態が維持さ
れる。
【００２３】
【発明の効果】以上説明したように本発明によれば、シ
リアルデータをパラレルデータに変換するシリアルパラ
レル変換回路において、入力シリアルデータにおけるデ
ータパターンと、変換後の出力パラレルデータにおける
データパターンとを常に同位相にすることができるで、
このパラレルデータを用いて行うその後のデータ監視お
よび各種の処理が困難になることがない。
リアルデータをパラレルデータに変換するシリアルパラ
レル変換回路において、入力シリアルデータにおけるデ
ータパターンと、変換後の出力パラレルデータにおける
データパターンとを常に同位相にすることができるで、
このパラレルデータを用いて行うその後のデータ監視お
よび各種の処理が困難になることがない。
【図１】本発明の原理的構成を示す図である。
【図２】本発明の一実施例を示す図である。
【図３】Ｓ／Ｐ変換のタイミングを示す図である。
【図４】データ配列（１）を示す図であって、ケース■
〜ケース■はそれぞれ異なるタイミングのデータ配列を
示す。
〜ケース■はそれぞれ異なるタイミングのデータ配列を
示す。
【図５】データ配列（２）を示す図であって、ケース■
〜ケース■はそれぞれ異なるタイミングのデータ配列を
示す。
〜ケース■はそれぞれ異なるタイミングのデータ配列を
示す。
【図６】従来のシリアルパラレル変換回路を示す図であ
る。
る。
１ シフト部
２ ラッチ部
１０ クロック発生部
２０ Ｓ／Ｐ変換タイミング選択部
３０ データ配列検出部
Claims (1)
- 【請求項１】 入力シリアルデータを該入力シリアル
データに同期した入力クロック（ＣＬＫ）に応じてＮビ
ットごとにパラレルデータに変換するシフト部（１）と
、該パラレルデータをラッチ用クロックでラッチして出
力パラレルデータを発生するラッチ部（２）と、前記入
力クロックを前記Ｎ分周したＮ種類のクロックを発生す
るクロック発生部（１０）と、入力シリアルデータと出
力パラレルデータとが同位相の場合を基準位相として前
記クロック発生部（１０）における任意の位相のクロッ
クでラッチしたときの出力パラレルデータの有する位相
差を検出して出力を発生するデータ配列検出部（３０）
と、前記クロック発生部（１０）の出力クロックにおけ
る前記任意の位相のクロックから該検出された位相差に
対応する位相差を有するクロックを前記ラッチ用クロッ
クとして選択するＳ／Ｐ変換タイミング選択部（２０）
とを備えたことを特徴とするシリアルパラレル変換回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041191A JPH04292017A (ja) | 1991-03-20 | 1991-03-20 | シリアルパラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8041191A JPH04292017A (ja) | 1991-03-20 | 1991-03-20 | シリアルパラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04292017A true JPH04292017A (ja) | 1992-10-16 |
Family
ID=13717556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8041191A Withdrawn JPH04292017A (ja) | 1991-03-20 | 1991-03-20 | シリアルパラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04292017A (ja) |
-
1991
- 1991-03-20 JP JP8041191A patent/JPH04292017A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |