JPH0568025A - クロツク乗換回路 - Google Patents
クロツク乗換回路Info
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- JPH0568025A JPH0568025A JP3226263A JP22626391A JPH0568025A JP H0568025 A JPH0568025 A JP H0568025A JP 3226263 A JP3226263 A JP 3226263A JP 22626391 A JP22626391 A JP 22626391A JP H0568025 A JPH0568025 A JP H0568025A
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- bit
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- pulse
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Abstract
(57)【要約】
【目的】 クロック乗換回路に関し、乗り換えるクロッ
クＢの位相変動がクロックＡに比し１ビット幅以内なら
正しいデータを出力出来るクロック乗換回路の提供を目
的とする。 【構成】 クロックＡに同期して直列に入力したデータ
を３ビットリングカウンタ１の出力パルスを基準とし３
ビットの並列信号とする直並列変換器２と、１．５ビッ
ト幅パルス生成部３の出力パルスをイネーブル信号とし
クロックＢをクロックとするイネーブル付ＦＦ４と、
１．５ビット幅パルス生成部３の出力パルスの立ち下が
りをクロックＢで最初に検出した場合１ビット幅のパル
スを出力する立下り検出部５と、立下り検出部５の出力
パルスをイネーブル信号としクロックＢをクロックとす
るイネーブル付ＦＦ６と、立下り検出部５の出力パルス
でセットされる３ビットリングカウンタ７と、イネーブ
ル付ＦＦ６の出力の３ビット並列信号を３ビットリング
カウンタ７の出力を用いて直列信号とする並直列変換器
８とで構成する。
クＢの位相変動がクロックＡに比し１ビット幅以内なら
正しいデータを出力出来るクロック乗換回路の提供を目
的とする。 【構成】 クロックＡに同期して直列に入力したデータ
を３ビットリングカウンタ１の出力パルスを基準とし３
ビットの並列信号とする直並列変換器２と、１．５ビッ
ト幅パルス生成部３の出力パルスをイネーブル信号とし
クロックＢをクロックとするイネーブル付ＦＦ４と、
１．５ビット幅パルス生成部３の出力パルスの立ち下が
りをクロックＢで最初に検出した場合１ビット幅のパル
スを出力する立下り検出部５と、立下り検出部５の出力
パルスをイネーブル信号としクロックＢをクロックとす
るイネーブル付ＦＦ６と、立下り検出部５の出力パルス
でセットされる３ビットリングカウンタ７と、イネーブ
ル付ＦＦ６の出力の３ビット並列信号を３ビットリング
カウンタ７の出力を用いて直列信号とする並直列変換器
８とで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、第１のクロックを用い
て生成したデータを、該第１のクロックと周波数は等し
いが位相の変動が１ビット以内の第２のクロックに同期
したデータとする為のクロック乗換回路に関する。
て生成したデータを、該第１のクロックと周波数は等し
いが位相の変動が１ビット以内の第２のクロックに同期
したデータとする為のクロック乗換回路に関する。
【０００２】図４は１例のクロック乗換回路の利用分野
を示したブロック図である。クロックＢ（マスタクロッ
ク）にて動作するデータ通信用ＬＳｉ４０は動作速度が
高速になると内部で遅延を起こし出力より取り出すクロ
ックＡはクロックＢと周波数は等しいが位相の遅れたも
のとなり、又出力データもクロックＡに同期しているの
で位相の遅れたものとなる。
を示したブロック図である。クロックＢ（マスタクロッ
ク）にて動作するデータ通信用ＬＳｉ４０は動作速度が
高速になると内部で遅延を起こし出力より取り出すクロ
ックＡはクロックＢと周波数は等しいが位相の遅れたも
のとなり、又出力データもクロックＡに同期しているの
で位相の遅れたものとなる。
【０００３】そこで次のクロックＢにて動作するデータ
通信用ＬＳｉ４２に渡す時には、データ通信用ＬＳｉ４
０のクロックＡに同期した出力データをクロックＢに同
期したデータとして入力することが必要になるが、この
目的の為に図４に示す如くクロック乗換回路４１が用い
られる。
通信用ＬＳｉ４２に渡す時には、データ通信用ＬＳｉ４
０のクロックＡに同期した出力データをクロックＢに同
期したデータとして入力することが必要になるが、この
目的の為に図４に示す如くクロック乗換回路４１が用い
られる。
【０００４】クロック乗換回路４１では、クロックＡを
周波数は等しく１ビット以内の位相差のクロックＢに乗
り換える場合位相差が１ビット程度になっても正しいデ
ータを出力することが出来るものであることが望まれて
いる。
周波数は等しく１ビット以内の位相差のクロックＢに乗
り換える場合位相差が１ビット程度になっても正しいデ
ータを出力することが出来るものであることが望まれて
いる。
【０００５】
【従来の技術】図５は従来例のクロック乗換回路のブロ
ック図、図６は図５の各部のタイムチャートで、ＣＬＫ
Ａ，ＤＡＴＡＩＮ，（Ａ）〜（Ｇ），ＣＬＫＢ，（Ｈ）
〜（Ｍ），ＤＡＴＡＯＵＴは図５の同じ符号の部分に対
応している。
ック図、図６は図５の各部のタイムチャートで、ＣＬＫ
Ａ，ＤＡＴＡＩＮ，（Ａ）〜（Ｇ），ＣＬＫＢ，（Ｈ）
〜（Ｍ），ＤＡＴＡＯＵＴは図５の同じ符号の部分に対
応している。
【０００６】クロックＡに同期したデータを位相の異な
るクロックＢに同期したデータにする為にクロックＢに
乗り換える場合３ビット以上のデータを用いないと出来
ないので、クロック乗換回路は３ビットのデータを１つ
の単位としている。
るクロックＢに同期したデータにする為にクロックＢに
乗り換える場合３ビット以上のデータを用いないと出来
ないので、クロック乗換回路は３ビットのデータを１つ
の単位としている。
【０００７】図５においては、図６のＣＬＫＡに示すク
ロックＡに同期した図６（Ａ）（Ｂ）（Ｃ）に示す如き
１ビット幅づつ位相のずれた３ビット毎に１ビット幅の
パルスを出力する３ビットリングカウンタ５２の出力を
イネーブル信号とし、図６のＤＡＴＡＩＮに示す如きデ
ータの入力するイネーブル付フリップフロップ（以下Ｆ
Ｆと称す）５０に入力する。
ロックＡに同期した図６（Ａ）（Ｂ）（Ｃ）に示す如き
１ビット幅づつ位相のずれた３ビット毎に１ビット幅の
パルスを出力する３ビットリングカウンタ５２の出力を
イネーブル信号とし、図６のＤＡＴＡＩＮに示す如きデ
ータの入力するイネーブル付フリップフロップ（以下Ｆ
Ｆと称す）５０に入力する。
【０００８】イネーブル付ＦＦ５０では、図６のＤＡＴ
ＡＩＮに示す入力信号を、イネーブル信号がＨレベルの
時はＦＦ５５〜５７に夫々取込み、Ｌレベルの時はＦＦ
５５〜５７の出力を保持し、ＦＦ５５〜５７の出力より
は図６（Ｄ）〜（Ｆ）に示す如きデータをセレクタ５１
のアンド回路５８〜６０に夫々入力する。
ＡＩＮに示す入力信号を、イネーブル信号がＨレベルの
時はＦＦ５５〜５７に夫々取込み、Ｌレベルの時はＦＦ
５５〜５７の出力を保持し、ＦＦ５５〜５７の出力より
は図６（Ｄ）〜（Ｆ）に示す如きデータをセレクタ５１
のアンド回路５８〜６０に夫々入力する。
【０００９】一方３ビットリングカウンタ５２の図６
（Ａ）に示すパルスはセット信号出力回路５３のＪ，
Ｋ，ＦＦ６２のセット信号として入力し、（Ａ）に示す
パルスがＨレベルの時、図６ＣＬＫＡに示すクロックＡ
に同期してセットし、図６（Ｉ）に示す、クロックＡよ
り少し位相のずれたクロックＢに同期したパルスがＨレ
ベルの時、クロックＡに同期してリセットした図６
（Ｇ）に示すパルスと、このパルスをＦＦ６３を用いク
ロックＢにて打ち抜いた図６（Ｈ）に示す信号を得、こ
の信号をＦＦ６４を用いクロックＢにて打抜き図６
（Ｉ）に示す如き信号を得ている。
（Ａ）に示すパルスはセット信号出力回路５３のＪ，
Ｋ，ＦＦ６２のセット信号として入力し、（Ａ）に示す
パルスがＨレベルの時、図６ＣＬＫＡに示すクロックＡ
に同期してセットし、図６（Ｉ）に示す、クロックＡよ
り少し位相のずれたクロックＢに同期したパルスがＨレ
ベルの時、クロックＡに同期してリセットした図６
（Ｇ）に示すパルスと、このパルスをＦＦ６３を用いク
ロックＢにて打ち抜いた図６（Ｈ）に示す信号を得、こ
の信号をＦＦ６４を用いクロックＢにて打抜き図６
（Ｉ）に示す如き信号を得ている。
【００１０】ここでＦＦ６４の反転出力とＦＦ６３の出
力とをアンド回路６５にてアンドをとった信号を３ビッ
トリングカウンタ５４のセット信号とし、３ビットリン
グカウンタ５４よりは、クロックＢに同期した図６
（Ｊ）（Ｋ）（Ｌ）に示す如き１ビット幅づつ位相のず
れた３ビット毎に１ビット幅のパルスを出力し、セレク
タ５１のアンド回路５８，５９，６０に入力する。
力とをアンド回路６５にてアンドをとった信号を３ビッ
トリングカウンタ５４のセット信号とし、３ビットリン
グカウンタ５４よりは、クロックＢに同期した図６
（Ｊ）（Ｋ）（Ｌ）に示す如き１ビット幅づつ位相のず
れた３ビット毎に１ビット幅のパルスを出力し、セレク
タ５１のアンド回路５８，５９，６０に入力する。
【００１１】アンド回路５８〜６０の出力はオア回路６
１を介して出力するので、オア回路６１の出力は図６
（Ｍ）に示す如き信号となり、ＦＦ６６に入力しクロッ
クＢにて打ち抜かれ図６ＤＡＴＡＯＵＴに示す如きクロ
ックＢに同期したデータを出力する。
１を介して出力するので、オア回路６１の出力は図６
（Ｍ）に示す如き信号となり、ＦＦ６６に入力しクロッ
クＢにて打ち抜かれ図６ＤＡＴＡＯＵＴに示す如きクロ
ックＢに同期したデータを出力する。
【００１２】
【発明が解決しようとする課題】しかしながら、図６Ｃ
ＬＫＢのイに示す如くクロックＢの位相が少しずれる
と、セット信号出力回路５３のＦＦ６３では図６（Ｇ）
に示す信号をクロックＢにて続いて２回打ち抜くので出
力は図６（Ｈ）のロに示す如くＬレベルの幅が広くな
り、アンド回路６５の出力のセット信号が１ビット幅遅
れるので、３ビットリングカウンタ５４の図６（Ｊ）に
示す信号はＨレベルの幅が２ビット幅となり、図６
（Ｍ）のハに示す如くオア回路６１よりはＧのデータが
２度出力される。
ＬＫＢのイに示す如くクロックＢの位相が少しずれる
と、セット信号出力回路５３のＦＦ６３では図６（Ｇ）
に示す信号をクロックＢにて続いて２回打ち抜くので出
力は図６（Ｈ）のロに示す如くＬレベルの幅が広くな
り、アンド回路６５の出力のセット信号が１ビット幅遅
れるので、３ビットリングカウンタ５４の図６（Ｊ）に
示す信号はＨレベルの幅が２ビット幅となり、図６
（Ｍ）のハに示す如くオア回路６１よりはＧのデータが
２度出力される。
【００１３】従って、ＦＦ６４の出力よりも図６ＤＡＴ
ＡＯＵＴに示す如くＧのデータを２度出力する。即ち、
クロックＢの位相変動があると正しいデータを出力出来
なくなる問題点がある。
ＡＯＵＴに示す如くＧのデータを２度出力する。即ち、
クロックＢの位相変動があると正しいデータを出力出来
なくなる問題点がある。
【００１４】本発明は、乗り換えるクロックＢの位相変
動が周波数の等しいクロックＡに比し１ビット幅以内な
ら正しいデータを出力出来るクロック乗換回路の提供を
目的としている。
動が周波数の等しいクロックＡに比し１ビット幅以内な
ら正しいデータを出力出来るクロック乗換回路の提供を
目的としている。
【００１５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、第１のクロックの３ビ
ット毎に１ビット幅のパルスを出力する第１の３ビット
リングカウンタ１と、該第１のクロックに同期して直列
に入力したデータを、該第１の３ビットリングカウンタ
１の出力パルスを信号幅の基準とし、頭の揃った３ビッ
トの並列信号とする直並列変換器２と、該第１の３ビッ
トリングカウンタ１の出力パルスを基準とし１．５ビッ
ト幅のパルスを出力する１．５ビット幅パルス生成部３
と、該１．５ビット幅パルス生成部３の出力パルスをイ
ネーブル信号とし該出力パルスがＨレベルの時該直並列
変換器２の出力の３ビット並列信号を第２のクロックを
クロックとするフリップフロップに取込み、Ｌレベルの
時は該フリップフロップの出力を保持する第１のイネー
ブル付フリップフロップ４と、該１．５ビット幅パルス
生成部３の出力パルスの立ち下がりを該第２のクロック
で最初に検出した場合１ビット幅のパルスを出力する立
下り検出部５と、該立下り検出部５の出力パルスをイネ
ーブル信号とし該出力パルスがＨレベルの時該第１のイ
ネーブル付フリップフロップ４の３ビット並列信号を該
第２のクロックをクロックとするフリップフロップに取
込み、Ｌレベルの時は該フリップフロップの出力を保持
する第２のイネーブル付フリップフロップ６と、該立下
り検出部５の出力パルスでセットされ１ビット幅づつ位
相のずれた３ビット毎に１ビット幅のパルスを該第２の
クロックに同期して出力する第２の３ビットリングカウ
ンタ７と、該第２のイネーブル付フリップフロップ６の
出力の３ビット並列信号を該第２の３ビットリングカウ
ンタ７の出力を用いて直列信号とする並直列変換器８と
よりなる構成とする。
ック図である。図１に示す如く、第１のクロックの３ビ
ット毎に１ビット幅のパルスを出力する第１の３ビット
リングカウンタ１と、該第１のクロックに同期して直列
に入力したデータを、該第１の３ビットリングカウンタ
１の出力パルスを信号幅の基準とし、頭の揃った３ビッ
トの並列信号とする直並列変換器２と、該第１の３ビッ
トリングカウンタ１の出力パルスを基準とし１．５ビッ
ト幅のパルスを出力する１．５ビット幅パルス生成部３
と、該１．５ビット幅パルス生成部３の出力パルスをイ
ネーブル信号とし該出力パルスがＨレベルの時該直並列
変換器２の出力の３ビット並列信号を第２のクロックを
クロックとするフリップフロップに取込み、Ｌレベルの
時は該フリップフロップの出力を保持する第１のイネー
ブル付フリップフロップ４と、該１．５ビット幅パルス
生成部３の出力パルスの立ち下がりを該第２のクロック
で最初に検出した場合１ビット幅のパルスを出力する立
下り検出部５と、該立下り検出部５の出力パルスをイネ
ーブル信号とし該出力パルスがＨレベルの時該第１のイ
ネーブル付フリップフロップ４の３ビット並列信号を該
第２のクロックをクロックとするフリップフロップに取
込み、Ｌレベルの時は該フリップフロップの出力を保持
する第２のイネーブル付フリップフロップ６と、該立下
り検出部５の出力パルスでセットされ１ビット幅づつ位
相のずれた３ビット毎に１ビット幅のパルスを該第２の
クロックに同期して出力する第２の３ビットリングカウ
ンタ７と、該第２のイネーブル付フリップフロップ６の
出力の３ビット並列信号を該第２の３ビットリングカウ
ンタ７の出力を用いて直列信号とする並直列変換器８と
よりなる構成とする。
【００１６】
【作用】本発明によれば、１．５ビット幅パルス生成部
３の出力の第１のクロックの１．５ビット幅のパルス
を、イネーブル付ＦＦ４のイネーブル信号とし、イネー
ブル信号がＨレベルの時イネーブル付ＦＦ４に入力する
信号を第２のクロックにて打ち抜くので、第２のクロッ
クの位相変動があっても入力する信号を必ず打ち抜くこ
とが出来る。
３の出力の第１のクロックの１．５ビット幅のパルス
を、イネーブル付ＦＦ４のイネーブル信号とし、イネー
ブル信号がＨレベルの時イネーブル付ＦＦ４に入力する
信号を第２のクロックにて打ち抜くので、第２のクロッ
クの位相変動があっても入力する信号を必ず打ち抜くこ
とが出来る。
【００１７】又立下り検出部５にて、１．５ビット幅パ
ルス生成部３の出力の１．５ビット幅のパルスの立ち下
がりを第２のクロックにて最初に検出した場合出力する
次の第２のクロックの立ち上がり迄の１ビット幅のパル
スにて、３ビットリングカウンタ７をセットする。
ルス生成部３の出力の１．５ビット幅のパルスの立ち下
がりを第２のクロックにて最初に検出した場合出力する
次の第２のクロックの立ち上がり迄の１ビット幅のパル
スにて、３ビットリングカウンタ７をセットする。
【００１８】このセット信号は、第２のクロックの位相
変動が１ビット以内なら出力され３ビットリングカウン
タ７よりは、第２のクロックに同期し１ビット幅づつ位
相のずれた、３ビット毎に１ビット幅のパルスを並直列
変換器８に出力し、この出力パルスにてイネーブル付Ｆ
Ｆ６の出力の３ビット並列信号を直列信号に変換するの
で、第２のクロックが１ビット幅以内位相変動しても正
常なデータが出力される。
変動が１ビット以内なら出力され３ビットリングカウン
タ７よりは、第２のクロックに同期し１ビット幅づつ位
相のずれた、３ビット毎に１ビット幅のパルスを並直列
変換器８に出力し、この出力パルスにてイネーブル付Ｆ
Ｆ６の出力の３ビット並列信号を直列信号に変換するの
で、第２のクロックが１ビット幅以内位相変動しても正
常なデータが出力される。
【００１９】
【実施例】図２は本発明の実施例のクロック乗換回路の
ブロック図、図３は図２の各部のタイムチャートで、Ｃ
ＬＫＡ，ＤＡＴＡＩＮ，（Ａ）〜（Ｅ），ＣＬＫＢ，
（Ｆ）〜（Ｐ），ＤＡＴＡＯＵＴは図２の同じ符号の部
分に対応している。
ブロック図、図３は図２の各部のタイムチャートで、Ｃ
ＬＫＡ，ＤＡＴＡＩＮ，（Ａ）〜（Ｅ），ＣＬＫＢ，
（Ｆ）〜（Ｐ），ＤＡＴＡＯＵＴは図２の同じ符号の部
分に対応している。
【００２０】図２においては、３ビットリングカウンタ
１は図３ＣＬＫＡに示すクロックＡの３ビット毎に図３
（Ａ）に示す如く１ビット幅のパルスを出力し、直並列
変換器２のイネーブル付ＦＦ９のイネーブル信号として
入力する。
１は図３ＣＬＫＡに示すクロックＡの３ビット毎に図３
（Ａ）に示す如く１ビット幅のパルスを出力し、直並列
変換器２のイネーブル付ＦＦ９のイネーブル信号として
入力する。
【００２１】直並列変換器２には図３ＤＡＴＡＩＮに示
す信号が入力し、ＦＦ１０，１１，１２を介して３ビッ
ト並列信号となりイネーブル付ＦＦ９に入力し、図３
（Ａ）に示すイネーブル信号がＨレベルの時入力信号を
ＦＦ１３〜１５に取込みクロックＡにて打抜き、Ｌレベ
ルの時はＦＦ１３〜１５の出力を保持し、図３（Ｂ）
（Ｃ）（Ｄ）に示す如き３ビット並列信号を得イネーブ
ル付ＦＦ４に入力する。
す信号が入力し、ＦＦ１０，１１，１２を介して３ビッ
ト並列信号となりイネーブル付ＦＦ９に入力し、図３
（Ａ）に示すイネーブル信号がＨレベルの時入力信号を
ＦＦ１３〜１５に取込みクロックＡにて打抜き、Ｌレベ
ルの時はＦＦ１３〜１５の出力を保持し、図３（Ｂ）
（Ｃ）（Ｄ）に示す如き３ビット並列信号を得イネーブ
ル付ＦＦ４に入力する。
【００２２】３ビットリングカウンタ１のＦＦ２２への
１ビット幅の入力信号は１．５ビット幅パルス生成部３
に入力しオア回路２３の出力より図３（Ｃ）に示す如き
３ビット並列信号の頭に同期した１．５ビット幅のパル
スを出力しイネーブル信号としてイネーブル付ＦＦ４に
入力する。
１ビット幅の入力信号は１．５ビット幅パルス生成部３
に入力しオア回路２３の出力より図３（Ｃ）に示す如き
３ビット並列信号の頭に同期した１．５ビット幅のパル
スを出力しイネーブル信号としてイネーブル付ＦＦ４に
入力する。
【００２３】イネーブル付ＦＦ４では、イネーブル信号
がＨレベルの時は図３（Ｂ）（Ｃ）（Ｄ）に示す信号を
ＦＦ１６〜１８に取込み、図３ＣＬＫＢに示すクロック
Ｂにて打抜き、Ｌレベルの時はＦＦ１６〜１８の出力を
保持するので、ＦＦ１６〜１８の出力は図３（Ｆ）
（Ｇ）（Ｈ）に示す如くなる。
がＨレベルの時は図３（Ｂ）（Ｃ）（Ｄ）に示す信号を
ＦＦ１６〜１８に取込み、図３ＣＬＫＢに示すクロック
Ｂにて打抜き、Ｌレベルの時はＦＦ１６〜１８の出力を
保持するので、ＦＦ１６〜１８の出力は図３（Ｆ）
（Ｇ）（Ｈ）に示す如くなる。
【００２４】この場合、イネーブル信号は図３（Ｅ）に
示す如く１．５ビット幅であるので、クロックＢの位相
変動があっても入力する信号を必ず打ち抜ける。立下り
検出部５では、図３（Ｅ）に示す１．５ビット幅の信号
を入力し、１．５ビット幅の立下りを最初に検出したク
ロックＢにて、図３（Ｉ）に示す如き、次のクロックＢ
の立ち上がり迄の幅のパルスをノア回路２４より出力
し、イネーブル信号としてイネーブル付ＦＦ６に入力す
ると共にセット信号として３ビットリングカウンタ７に
入力する。
示す如く１．５ビット幅であるので、クロックＢの位相
変動があっても入力する信号を必ず打ち抜ける。立下り
検出部５では、図３（Ｅ）に示す１．５ビット幅の信号
を入力し、１．５ビット幅の立下りを最初に検出したク
ロックＢにて、図３（Ｉ）に示す如き、次のクロックＢ
の立ち上がり迄の幅のパルスをノア回路２４より出力
し、イネーブル信号としてイネーブル付ＦＦ６に入力す
ると共にセット信号として３ビットリングカウンタ７に
入力する。
【００２５】イネーブル付ＦＦ６では、図３（Ｉ）に示
すイネーブル信号がＨレベルの時は図３（Ｆ）（Ｇ）
（Ｈ）に示す入力信号をＦＦ１９〜２１に取込み、図３
ＣＬＫＢに示すクロックＢにて打抜き、Ｌレベルの時は
ＦＦ１９〜２１の出力を保持し、図３（Ｊ）（Ｋ）
（Ｌ）に示す如き信号を得、並直列変換器８のアンド回
路２８，２９，３０に入力する。
すイネーブル信号がＨレベルの時は図３（Ｆ）（Ｇ）
（Ｈ）に示す入力信号をＦＦ１９〜２１に取込み、図３
ＣＬＫＢに示すクロックＢにて打抜き、Ｌレベルの時は
ＦＦ１９〜２１の出力を保持し、図３（Ｊ）（Ｋ）
（Ｌ）に示す如き信号を得、並直列変換器８のアンド回
路２８，２９，３０に入力する。
【００２６】３ビットリングカウンタ７では、図３
（Ｉ）に示す信号をセット信号とし図３（Ｍ）（Ｎ）
（Ｏ）に示す如き１ビットづつ位相のずれた３ビット毎
に１ビット幅のパルスを出力し、並直列変換器８のアン
ド回路２８〜３０に夫々入力する。
（Ｉ）に示す信号をセット信号とし図３（Ｍ）（Ｎ）
（Ｏ）に示す如き１ビットづつ位相のずれた３ビット毎
に１ビット幅のパルスを出力し、並直列変換器８のアン
ド回路２８〜３０に夫々入力する。
【００２７】従って並直列変換器８のオア回路３１より
は図３（Ｐ）に示す如き信号を出力し、ＦＦ３２に入力
し、クロックＢにて打ち抜き図３ＤＡＴＡＯＵＴに示す
如き信号を出力する。
は図３（Ｐ）に示す如き信号を出力し、ＦＦ３２に入力
し、クロックＢにて打ち抜き図３ＤＡＴＡＯＵＴに示す
如き信号を出力する。
【００２８】ここで図３ＣＬＫＢのニ，ホに示す如く、
１ビット幅以内位相がずれてもニにて立ち上がりホにて
立ち下がる図３（Ｉ）（Ｏ）に示すパルスは、幅はせま
くなるも発生するのでイネーブル付ＦＦ６の出力は図３
（Ｊ）（Ｋ）（Ｌ）に示す如く信号Ａ，Ｂ，Ｃとなり、
又３ビットリングカウンタ７の出力の（Ｍ）（Ｎ）
（Ｏ）に示す信号も順番に発生するので、並直列変換器
８のオア回路３１の出力も図３（Ｐ）に示す如くＡ，
Ｂ，Ｃ，・・・となるので、ＦＦ３２の出力は図３ＤＡ
ＴＡＯＵＴに示す如く正常なデータが出力される。
１ビット幅以内位相がずれてもニにて立ち上がりホにて
立ち下がる図３（Ｉ）（Ｏ）に示すパルスは、幅はせま
くなるも発生するのでイネーブル付ＦＦ６の出力は図３
（Ｊ）（Ｋ）（Ｌ）に示す如く信号Ａ，Ｂ，Ｃとなり、
又３ビットリングカウンタ７の出力の（Ｍ）（Ｎ）
（Ｏ）に示す信号も順番に発生するので、並直列変換器
８のオア回路３１の出力も図３（Ｐ）に示す如くＡ，
Ｂ，Ｃ，・・・となるので、ＦＦ３２の出力は図３ＤＡ
ＴＡＯＵＴに示す如く正常なデータが出力される。
【００２９】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、乗り換えるクロックＢの位相変動が周波数の等しい
クロックＡに比し１ビット幅以内なら正しいデータを出
力出来るクロック乗換回路が得られる効果がある。
ば、乗り換えるクロックＢの位相変動が周波数の等しい
クロックＡに比し１ビット幅以内なら正しいデータを出
力出来るクロック乗換回路が得られる効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例のクロック乗換回路のブロッ
ク図、
ク図、
【図３】は図２の各部のタイムチャート、
【図４】は１例のクロック乗換回路の利用分野を示した
ブロック図、
ブロック図、
【図５】は従来例のクロック乗換回路のブロック図、
【図６】は図５の各部のタイムチャートである。
１，７，５２，５４は３ビットリングカウンタ、 ２は直並列変換器、 ３は１．５ビット幅パルス生成部、 ４，６，９，５０はイネーブル付フリップフロップ、 ５は立下り検出部、 ８は並直列変換器、 １０〜２２、３２、５５〜５７、６２〜６４、６６はフ
リップフロップ、 ２３，３１，６１はオア回路、 ２４，２５はノア回路、 ２６〜３０、５８〜６０、６５はアンド回路、 ５１はセレクタ、 ５３はセット信号出力回路を示す。
リップフロップ、 ２３，３１，６１はオア回路、 ２４，２５はノア回路、 ２６〜３０、５８〜６０、６５はアンド回路、 ５１はセレクタ、 ５３はセット信号出力回路を示す。
Claims (1)
- 【請求項１】 第１のクロックの３ビット毎に１ビット
幅のパルスを出力する第１の３ビットリングカウンタ
（１）と、 該第１のクロックに同期して直列に入力したデータを該
第１の３ビットリングカウンタ（１）の出力パルスを信
号幅の基準とし３ビットの並列信号とする直並列変換器
（２）と、 該第１の３ビットリングカウンタ（１）の出力パルスを
基準とし１．５ビット幅のパルスを出力する１．５ビッ
ト幅パルス生成部（３）と、 該１．５ビット幅パルス生成部（３）の出力パルスをイ
ネーブル信号とし該出力パルスがＨレベルの時該直並列
変換器（２）の出力の３ビット並列信号を第２のクロッ
クをクロックとするフリップフロップに取込み、Ｌレベ
ルの時は該フリップフロップの出力を保持する第１のイ
ネーブル付フリップフロップ（４）と、 該１．５ビット幅パルス生成部（３）の出力パルスの立
ち下がりを該第２のクロックで最初に検出した場合１ビ
ット幅のパルスを出力する立下り検出部（５）と、 該立下り検出部（５）の出力パルスをイネーブル信号と
し該出力パルスがＨレベルの時該第１のイネーブル付フ
リップフロップ（４）の３ビット並列信号を該第２のク
ロックをクロックとするフリップフロップに取込み、Ｌ
レベルの時は該フリップフロップの出力を保持する第２
のイネーブル付フリップフロップ（６）と、 該立下り検出部（５）の出力パルスでセットされ１ビッ
ト幅づつ位相のずれた３ビット毎に１ビット幅のパルス
を該第２のクロックに同期して出力する第２の３ビット
リングカウンタ（７）と、 該第２のイネーブル付フリップフロップ（６）の出力の
３ビット並列信号を該第２の３ビットリングカウンタ
（７）の出力を用いて直列信号とする並直列変換器
（８）とよりなることを特徴とするクロック乗換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226263A JPH0568025A (ja) | 1991-09-06 | 1991-09-06 | クロツク乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3226263A JPH0568025A (ja) | 1991-09-06 | 1991-09-06 | クロツク乗換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0568025A true JPH0568025A (ja) | 1993-03-19 |
Family
ID=16842464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3226263A Withdrawn JPH0568025A (ja) | 1991-09-06 | 1991-09-06 | クロツク乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0568025A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594762A (en) * | 1993-12-11 | 1997-01-14 | Electronics And Telecommunications Research Institute | Apparatus for retiming digital data transmitted at a high speed |
| JP2002261740A (ja) * | 2001-02-27 | 2002-09-13 | Ueda Japan Radio Co Ltd | 同期信号生成回路 |
-
1991
- 1991-09-06 JP JP3226263A patent/JPH0568025A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594762A (en) * | 1993-12-11 | 1997-01-14 | Electronics And Telecommunications Research Institute | Apparatus for retiming digital data transmitted at a high speed |
| JP2002261740A (ja) * | 2001-02-27 | 2002-09-13 | Ueda Japan Radio Co Ltd | 同期信号生成回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |