JPH0429255B2 - - Google Patents
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- Publication number
- JPH0429255B2 JPH0429255B2 JP57044102A JP4410282A JPH0429255B2 JP H0429255 B2 JPH0429255 B2 JP H0429255B2 JP 57044102 A JP57044102 A JP 57044102A JP 4410282 A JP4410282 A JP 4410282A JP H0429255 B2 JPH0429255 B2 JP H0429255B2
- Authority
- JP
- Japan
- Prior art keywords
- logic
- setting section
- mos transistor
- transistor
- connection point
- Prior art date
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- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01714—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by bootstrapping, i.e. by positive feed-back
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、例えばCPUの制御信号を発生す
るために用いれる相補型MOS（Ｃ MOS）トラ
ンジスタを用いたダイナミツク型の論理回路に関
する。
るために用いれる相補型MOS（Ｃ MOS）トラ
ンジスタを用いたダイナミツク型の論理回路に関
する。
従来、CPUの制御信号を発生するために用い
れるダイナミツク型の論理回路は、第１図に示す
ように構成されている。すなわち、電源Vccと論
理設定部１１との間にプリチヤージ用のＰチヤン
ネル（第２導電型）型MOSトランジスタT1が配
設されるとともに、上記論理設定部１１と接地点
間に放電用のＮチヤネル型（第１導電型）MOS
トランジスタT2が配設され、それぞれのトラン
ジスタT1，T2は共通の同期信号によつて導通
制御される。そして、上記トランジスタT1と論
理設定部１１との接続点Ａは、トランジスタT3，
T4から成り上記論理設定部１１の論理の成立あ
るいは不成立を検出するＣ MOSインバータ回
路の入力端に接続され、上記トランジスタT3，
T4の接続点Ｂから出力OUTを得るように構成さ
れている。
れるダイナミツク型の論理回路は、第１図に示す
ように構成されている。すなわち、電源Vccと論
理設定部１１との間にプリチヤージ用のＰチヤン
ネル（第２導電型）型MOSトランジスタT1が配
設されるとともに、上記論理設定部１１と接地点
間に放電用のＮチヤネル型（第１導電型）MOS
トランジスタT2が配設され、それぞれのトラン
ジスタT1，T2は共通の同期信号によつて導通
制御される。そして、上記トランジスタT1と論
理設定部１１との接続点Ａは、トランジスタT3，
T4から成り上記論理設定部１１の論理の成立あ
るいは不成立を検出するＣ MOSインバータ回
路の入力端に接続され、上記トランジスタT3，
T4の接続点Ｂから出力OUTを得るように構成さ
れている。
上記のような構成において動作を説明する。同
期信号が“０”レベルの時、トランジスタT1
がオン状態、トランジスタT2がオフ状態となつ
て接続点Ａは“１”レベルにプリチヤージされ
る。従つて、インバータ回路の出力OUTは“０”
レベルとなる。このプリチヤージ中に論理設定部
１１の論理が決定される。そして、同期信号が
“０”レベルから“１”レベルに変化すると、ト
ランジスタT1がオフ状態、トランジスタT2がオ
ン状態となるため、論理設定部１１の論理が成立
している場合は、接続点Ａに蓄えれていた電荷が
放電されてその電位が“０”となるため出力信号
OUTは“１”レベルとなる。また、ここで論理
が成立していない場合には、接続点Ａはプリチヤ
ージされた状態を保持するので、出力信号OUT
は“０”レベルである。このように、論理設定部
１１の論理の成立あるいは不成立がインバータ回
路の出力信号OUTによつて検出できる。
期信号が“０”レベルの時、トランジスタT1
がオン状態、トランジスタT2がオフ状態となつ
て接続点Ａは“１”レベルにプリチヤージされ
る。従つて、インバータ回路の出力OUTは“０”
レベルとなる。このプリチヤージ中に論理設定部
１１の論理が決定される。そして、同期信号が
“０”レベルから“１”レベルに変化すると、ト
ランジスタT1がオフ状態、トランジスタT2がオ
ン状態となるため、論理設定部１１の論理が成立
している場合は、接続点Ａに蓄えれていた電荷が
放電されてその電位が“０”となるため出力信号
OUTは“１”レベルとなる。また、ここで論理
が成立していない場合には、接続点Ａはプリチヤ
ージされた状態を保持するので、出力信号OUT
は“０”レベルである。このように、論理設定部
１１の論理の成立あるいは不成立がインバータ回
路の出力信号OUTによつて検出できる。
ところで、このような回路において、動作速度
は接続点Ａの放電時間で決定される。しかし、接
続点Ａの電荷は、論理設定部１１およびトランジ
スタT2を介して放電されるため、比較的長い放
電時間を必要とし、この回路の高速化が望まれて
いる。
は接続点Ａの放電時間で決定される。しかし、接
続点Ａの電荷は、論理設定部１１およびトランジ
スタT2を介して放電されるため、比較的長い放
電時間を必要とし、この回路の高速化が望まれて
いる。
この発明は上記のような事情を鑑みてなされた
もので、その目的とするところは、高速動作が可
能で且つ安定な動作を行なえる信頼性の高い論理
回路を提供することである。
もので、その目的とするところは、高速動作が可
能で且つ安定な動作を行なえる信頼性の高い論理
回路を提供することである。
すなわち、この発明においては、上記第１の構
成に加えて接続点ＡとＣとの間に放電補助用
MOSトランジスタを接続し、インバータ回路
（論理検出手段）の出力信号OUTを帰還して放電
を制御することにより、論理設定部１１の論理の
成立時に、上記論理設定部１１と放電用トランジ
スタT2を介する経路に加えて、上記放電補助用
MOSトランジスタと上記放電用トランジスタT2
を介する経路で電荷を放電するように構成したも
のである。
成に加えて接続点ＡとＣとの間に放電補助用
MOSトランジスタを接続し、インバータ回路
（論理検出手段）の出力信号OUTを帰還して放電
を制御することにより、論理設定部１１の論理の
成立時に、上記論理設定部１１と放電用トランジ
スタT2を介する経路に加えて、上記放電補助用
MOSトランジスタと上記放電用トランジスタT2
を介する経路で電荷を放電するように構成したも
のである。
以下、この発明の一実施例について図面を参照
して説明する。第２図はその構成を示すもので、
上記第１図の構成に加えて、接続点ＡとＣとの間
にＮチヤネル型の放電補助用MOSトランジスタ
T5を設け、接続点Ｂ（論理設定部１１の論理の成
立あるいは不成立を検出するための論理検出手段
として働くインバータ回路の出力信号OUT）の
電位で導通制御するように構成したものである。
図において第１図と同一構成部は同じ符号を付し
てその説明は省略する。
して説明する。第２図はその構成を示すもので、
上記第１図の構成に加えて、接続点ＡとＣとの間
にＮチヤネル型の放電補助用MOSトランジスタ
T5を設け、接続点Ｂ（論理設定部１１の論理の成
立あるいは不成立を検出するための論理検出手段
として働くインバータ回路の出力信号OUT）の
電位で導通制御するように構成したものである。
図において第１図と同一構成部は同じ符号を付し
てその説明は省略する。
上記のような構成において動作を説明する。同
期信号が“０”レベルの時、トランジスタT1
がオン状態、トランジスタT2がオフ状態となり、
接続点Ａは“１”レベルにプリチヤージされる。
従つて、インバータ回路の出力信号OUT（接続点
Ｂのレベル）は“０”レベルとなり、トランジス
タT5はオフ状態である。次に、同期信号が
“１”レベルになると、トランジスタT1がオ不状
態、トランジスタT2がオン状態となり、論理設
定部１１の論理が成立している場合は接続点Ａの
レベル低下して“０”レベルとなる。従つて、イ
ンバータ回路の出力信号OUTは“１”レベルと
なり、トランジスタT5がオン状態となる。そし
て、同期信号が“１”レベルになるとトランジ
スタT1がオフ状態、トランジスタT2がオン状態
となるので、接続点Ａの電荷はトランジスタT5
およびT2を介して素早く放電される。
期信号が“０”レベルの時、トランジスタT1
がオン状態、トランジスタT2がオフ状態となり、
接続点Ａは“１”レベルにプリチヤージされる。
従つて、インバータ回路の出力信号OUT（接続点
Ｂのレベル）は“０”レベルとなり、トランジス
タT5はオフ状態である。次に、同期信号が
“１”レベルになると、トランジスタT1がオ不状
態、トランジスタT2がオン状態となり、論理設
定部１１の論理が成立している場合は接続点Ａの
レベル低下して“０”レベルとなる。従つて、イ
ンバータ回路の出力信号OUTは“１”レベルと
なり、トランジスタT5がオン状態となる。そし
て、同期信号が“１”レベルになるとトランジ
スタT1がオフ状態、トランジスタT2がオン状態
となるので、接続点Ａの電荷はトランジスタT5
およびT2を介して素早く放電される。
第３図は、この発明の他の実施例を示すもの
で、論理検出手段として、第２図のスタテイツク
型インバータ回路に換えてトランジスタT8，T9，
T10から成るダイナミツク型インバータ回路を設
けたものである。このような構成においても上記
実施例と同様な効果が得られる。
で、論理検出手段として、第２図のスタテイツク
型インバータ回路に換えてトランジスタT8，T9，
T10から成るダイナミツク型インバータ回路を設
けたものである。このような構成においても上記
実施例と同様な効果が得られる。
第４図は、上記第２図の回路を多段構成にした
いわゆるドミノ回路であり、第１段の出力信号
OUTを第２段の論理設定部１２の入力信号とし
たものである。このような回路においては従来回
路よ著しい高速化をはかることができる。
いわゆるドミノ回路であり、第１段の出力信号
OUTを第２段の論理設定部１２の入力信号とし
たものである。このような回路においては従来回
路よ著しい高速化をはかることができる。
以上説明したようにこの発明によれば、放電補
助用の１個のMOSトランジスタを加えるのみで、
高速動作が可能で且つ安定な動作が行なえる信頼
性の高いダイナミツク型の論理回路が得られる。
助用の１個のMOSトランジスタを加えるのみで、
高速動作が可能で且つ安定な動作が行なえる信頼
性の高いダイナミツク型の論理回路が得られる。
第１図は従来の論理回路を示す図、第２図はこ
の発明の一実施例に係る論理回路を示す図、第３
図及び第４図はそれぞれこの発明の他の実施例を
示す回路図である。 １１…論理設定部、T1…プリチヤージ用MOS
トランジスタ、T2…放電用MOSトランジスタ、
T3〜T5，T8〜T10…MOSトランジスタ、，φ
…同期信号。
の発明の一実施例に係る論理回路を示す図、第３
図及び第４図はそれぞれこの発明の他の実施例を
示す回路図である。 １１…論理設定部、T1…プリチヤージ用MOS
トランジスタ、T2…放電用MOSトランジスタ、
T3〜T5，T8〜T10…MOSトランジスタ、，φ
…同期信号。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型のMOSトランジスタで構成され
た論理設定部と、この論理設定部に電源電圧を供
給する第２導電型のプリチヤージ用MOSトラン
ジスタと、このプリチヤージ用MOSトランジス
タと共通の制御信号で導通制御され論理設定部を
接地す第１導電型の放電用MOSトランジスタと、
上記プリチヤージ用MOSトランジスタと論理設
定部との接続点の電位が供給され論理設定部の論
理の成立あるいは不成立を検出する論理検出手段
と、上記プリチヤージ用MOSトランジスタと論
理設定部との接続点と論理設定部と放電用MOS
トランジスタとの接続点間に接続され、上記論理
検出手段の出力信号が帰還されて導通制御される
ことにより、上記プリチヤージ用MOSトランジ
スタと論理設定部との接続点の電位を放電すため
の第１導電型の放電補助用MOSトランジスタと
を具備し、上記論理設定部の論理が成立している
場合には、上記プリチヤージ用MOSトランジス
タと上記論理設定部との接続点の電位を、上記論
理設定部と上記放電用MOSトランジスタを介す
る第１の経路と、上記第１導電型の放電補助用
MOSトランジスタと上記放電用MOSトランジス
タを介する第２の経路で放電することを特徴とす
る論理回路。 ２ 上記論理検出手段は、スタテイツク型
CMOSインバータ回路から成ることを特徴とす
る特許請求の範囲第１項記載の論理回路。 ３ 上記論理検出手段は、同期型あるいはダイナ
ミツク型のインバータ回路から成ることを特徴と
する特許請求の範囲第１項記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044102A JPS58161535A (ja) | 1982-03-19 | 1982-03-19 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57044102A JPS58161535A (ja) | 1982-03-19 | 1982-03-19 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58161535A JPS58161535A (ja) | 1983-09-26 |
| JPH0429255B2 true JPH0429255B2 (ja) | 1992-05-18 |
Family
ID=12682247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57044102A Granted JPS58161535A (ja) | 1982-03-19 | 1982-03-19 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161535A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4733111A (en) * | 1985-07-17 | 1988-03-22 | CSELT--Centro Studi e Laboratori Telecomunicazioni S.p.A. | Sequential-logic basic element in CMOS technology operating by a single clock signal |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5845857B2 (ja) * | 1976-01-26 | 1983-10-13 | 松下電器産業株式会社 | 二相クロック回路 |
| JPS5374350A (en) * | 1976-12-15 | 1978-07-01 | Toshiba Corp | Logic circuit |
-
1982
- 1982-03-19 JP JP57044102A patent/JPS58161535A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58161535A (ja) | 1983-09-26 |
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