JPH04293233A - メタルプラグの形成方法 - Google Patents

メタルプラグの形成方法

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JPH04293233A
JPH04293233A JP3058931A JP5893191A JPH04293233A JP H04293233 A JPH04293233 A JP H04293233A JP 3058931 A JP3058931 A JP 3058931A JP 5893191 A JP5893191 A JP 5893191A JP H04293233 A JPH04293233 A JP H04293233A
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layer
connection hole
metal plug
forming
film
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Toshiaki Hasegawa
利昭 長谷川
Junichi Sato
淳一 佐藤
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の微細
化、高集積化に伴い、例えば多層配線の層間を接続する
ビアホール内に、あるいは半導体基板と配線とを接続す
るコンタクトホール内に接続用の高融点金属を埋め込む
いわゆるメタルプラグの形成方法に関する。
【０００２】
【従来の技術】次世代以降の超々ＬＳＩ等の半導体集積
回路の微細化、高集積化に伴い、多層配線の層間を接続
するビアホールや、半導体基板と配線とを接続するコン
タクトホール等の接続孔の開口径が例えば０．３５μｍ
□というように、ますます小さくなってきている。した
がって、従来のＡｌのバイアススパッタ法ではステップ
カバレージの点から良好な接続が得られない。そこで、
このステップカバレージを改善する方法としてメタルプ
ラグ技術が実用化されつつある。この技術は上記のビア
ホール、コンタクトホールなどの接続孔内に選択的にメ
タルのプラグを埋め込む方法である。メタルプラグを埋
め込む技術としては、カバレージが良く、しかも従来の
多結晶シリコンによるプラグなどと比較してコンタクト
抵抗の低いＣＶＤプランケットタングステンが挙げられ
注目を集めている。
【０００３】図６は、メタルプラグ技術を用いて配線接
続を行うようにした従来の方法を示す。すなわち、図６
Ａに示すように下層配線例えばシリコン基板１に拡散層
による下層配線２を形成した後、上面にＳｉＯ２　など
の絶縁膜３を形成し、この絶縁膜３にコンタクト用の接
続孔４を形成した後、接続孔４内を含むように絶縁膜の
上面全面に密着層例えばＴｉＮ膜５を形成する。次に、
図６Ｂに示すように接続孔４内を含んで全面に高融点金
属による例えばブラケットタングステン層６をＣＶＤ法
によって被着形成する。次に、図６Ｃに示すようにエッ
チバックして接続孔４内にのみタングステンが残るよう
にし、メタルプラグ６Ａを形成する。しかる後、メタル
プラグ６Ａに接続する上層配線７を形成する。なお拡散
層による下層配線２の表面には耐熱層であるＳＩＴＯＸ
（シリサイゼーション・スルー・オキサイド）法による
ＴｉＳｉ２　膜８を形成するを可とする。
【０００４】
【発明が解決しようとする課題】現状ではＣＶＤブラン
ケットタングステン層６と下地の絶縁膜３との密着性の
問題からそれらの中間にＴｉＮ膜５などの密着層を形成
しなければならない。ところが、メタルプラグ６Ａを形
成するためにブランケットタングステン層６をエッチバ
ックし、さらに密着層のＴｉＮ膜５をエッチングしたと
き、オーバーエッチングが必要であるが、そのときにエ
ッチャントが接続孔側壁についているＴｉＮ膜５に集中
するため、図７に示すようにＴｉＮ膜５がかなりオーバ
ーエッチングされてしまう。そのため、上層配線を形成
する際、信頼性のよい配線が形成できない恐れがあった
。
【０００５】この解決方法として、接続孔４内の側壁に
密着層をつけない方法、すなわち図８に示すように絶縁
層３を形成し、その上に密着層のＴｉＮ膜５を形成した
後、下層配線２に通ずる接続孔４を形成する方法がある
が（同図Ａ参照）、この方法では、その後ブランケット
タングステン層６を形成したときに同図Ｂに示すような
オーバーハング９が起こりブランケットタングステン層
６をボイド１０なしに接続孔４内に埋め込むことが困難
になるという問題がある。このボイド１０の発生は、Ｔ
ｉＮ膜５と絶縁膜、例えばＳｉＯ２　膜３上でのタング
ステンの成長速度が異なるため、接続孔４が微細になる
ほど顕著になりやすい。さらに、密着層のＴｉＮ膜５を
等方エッチングしてオーバーハングを防止する方法があ
るが、ＴｉＮ膜５を等方エッチすることは困難であり、
この方法は現実的でない。
【０００６】本発明は、上述の点に鑑み半導体集積化の
微細化、高密度化に適したメタルプラグの形成方法を提
供するものである。
【０００７】
【課題を解決するための手段】本発明は、絶縁膜１３の
接続孔１４内にメタルプラグを形成する方法において、
絶縁膜１３の表面に密着層１５を形成する工程と、レジ
ストマスク２０を介して密着層１５を等方性エッチング
によりレジストマスク２０の開口１９より大きい面積で
除去し、且つ異方性エッチングによって絶縁膜１３に接
続孔１４を形成する工程と、接続孔１４を含んでメタル
１６を形成し、エッチバックして接続孔１４内にメタル
プラグ１６Ａを形成する工程を有するものである。
【０００８】
【作用】本発明においては、接続孔形成時にレジストマ
スク２０を介して、先ず等方性エッチングによって密着
層１５を接続孔１４の開口より大きい面積で除去し且つ
異方性エッチングによって絶縁膜１３に接続孔１４を形
成し、しかる後メタル１６を形成することにより、接続
孔１４上部のメタル層のオーバーハングを防止でき、接
続孔１４内にボイドのない状態でメタル１６を埋め込む
ことが可能になる。したがって、その後のエッチバック
によって接続孔１４内に良好なメタルプラグ１６Ａを形
成することができる。また、密着層１５のカバレージを
気にすることなくメタル１６を埋め込むことができる。 また、メタル１６のエッチバック後、絶縁膜１３上の密
着層１５のエッチング除去のときにオーバーエッチング
を充分行えるために信頼性が向上する。
【０００９】
【実施例】次に、図面を参照して本発明によるメタルプ
ラグの形成方法の実施例を説明する。
【００１０】図１〜図２は本発明の一実施例を示す。ま
ず、図１Ａに示すように、下層配線例えば半導体基板１
１の一面上に拡散層による下層配線１２を形成する。こ
の場合、拡散層表面に耐熱層であるＳＩＴＯＸ法による
ＴｉＳｉ２　膜１８を形成しておく。この基板１１上に
ＳｉＯ２　等による絶縁膜１３を形成し、さらに絶縁膜
１３上に密着層１５例えばＴｉ膜もしくはＴｉＮ膜を通
常の条件で被着形成する。
【００１１】次に、図１Ｂに示すように開口１９を有す
るレジストマスク２０を介してまずＴｉ膜あるいはＴｉ
Ｎ膜の密着層１５をドライエッチングで等法性エッチン
グした後、図１Ｃに示すように、レジストマスク２０を
介して異方性エッチングによって絶縁膜１３に下層配線
１２に通ずる接続孔１４を形成する。例えば、密着層１
５としてＴｉ膜を用いる場合には、このＴｉ膜の等方性
エッチング条件は色々あるが例えばＣｌ２　ガスを５０
ＳＣＣＭ供給し、圧力が０．０５Ｔｏｒｒ、パワーが０
．０８Ｗ／ｃｍ２　、温度１００℃に設定することがで
きる。また、密着層１５としてＴｉＮ膜を用いる場合の
ＴｉＮ膜の等方性エッチング条件としては、例えはＣｌ
ラジカル主体で等方的にエッチングするものであり、例
えばＣｌ２　ガスを３０ＳＣＣＭ供給し、圧力が０．６
Ｔｏｒｒ、パワーが０．２Ｗ／ｃｍ２　に設定すること
ができる。これによって密着層１５は、接続孔１４に対
応する部分を含み且つ接続孔１４の縁から０．２μｍ程
度外側にエッチングされるようになる。絶縁膜１３例え
ばＳｉＯ２　膜を異方性エッチングするときの条件とし
ては、例えばＲＩＥ（反応性イオンエッチング）によっ
て行うものであり、例えばＣＨＦ３　ガスを８０ＳＣＣ
Ｍ供給し、圧力が０．０５Ｔｏｒｒ、パワーが０．２５
Ｗ／ｃｍ２　に設定して行うことができる。
【００１２】次に、レジストマスク２０を除去した後、
必要に応じて洗浄を加え、次いで図２Ｄに示すように接
続孔１４内を埋め込むようにＣＶＤ法により高融点金属
の例えばブランケットタングステン層１６を形成する。 このときのＣＶＤ条件は、例えば供給ガスがＷＦ６（３
０ＳＣＣＭ）／ＳｉＨ４（３６０ＳＣＣＭ）　、圧力が
８０Ｔｏｒｒ、温度４７５℃に設定することができる。 あるいは、２段階のＣＶＤによって形成することができ
るものであり、例えば第１段階で供給ガスとしてＷＦ６
（２５ＳＣＣＭ）／ＳｉＨ４（１５ＳＣＣＭ）　、温度
４７５℃、圧力８０Ｔｏｒｒに設定して行い、次の第２
段階で供給ガスＷＦ６（６０ＳＣＣＭ）／Ｈ２（３６０
ＳＣＣＭ）　、温度４７５℃、圧力８０Ｔｏｒｒに設定
して行うことができる。 このとき、密着層１５の一部が接続孔１４及び之の縁よ
り外側にわたるように選択的にエッチング除去されてい
るので、接続孔１４の肩部においてブランケットタング
ステン層１６がオーバーハングすることがない。従って
、ボイドの発生もなく接続孔内に埋め込むようにしてブ
ランケットタングステン層１６が形成される。
【００１３】次に、図２Ｅに示すように、ブランケット
タングステン層１６をエッチバックして接続孔１４内に
のみタングステンによるメタルプラグ１６Ａを形成する
。ブランケットタングステン層１６のエッチバック条件
は、供給ガスがＳＦ６（３０ＳＣＣＭ）／Ｃｌ２（２０
ＳＣＣＭ）、圧力が０．０１５Ｔｏｒｒ、パワーが０．
２５Ｗ／ｃｍ２　に設定することができる。ブランケッ
トタングステン層１６をエッチバックした後、絶縁膜１
３の密着層１５をエッチング除去する。密着層１５が例
えばＴｉ膜の場合のエッチング条件は、Ｃｌ２　ガスを
５０ＳＣＣＭ供給し、、圧力を０．０５Ｔｏｒｒ、パワ
ーを０．０８Ｗ／ｃｍ２　、温度１００℃に設定するこ
とができる。このＣｌラジカルの強いモードでは、タン
グステンはエッチングされず、Ｔｉのみが選択的にエッ
チング除去される。
【００１４】次に、図２Ｆに示すように、例えばアルミ
ニウム、タングステン、その他等による所定パターンの
上層配線１７をメタルプラグ１６Ａに接続して形成し、
目的の多層配線を形成する。
【００１５】尚、上述の図２Ｄ〜２Ｅの工程では、ブラ
ンケットタングステン層１６をエッチバックした後、密
着層１５をエッチング除去したが、その他例えばブラン
ケットタングステン層１６をエッチバックした後、タン
グステンとＴｉのエッチングレートがほぼ等しくなる例
えば次の条件でエッチバックして図２Ｅのように面一の
メタルプラグ１６Ａを形成することもできる。上記エッ
チングレートがほぼ等しくなる条件としては、供給ガス
がＣｌ２（３０ＳＣＣＭ）／Ｎ２（２０ＳＣＣＭ）、圧
力０．０１５Ｔｏｒｒ、パワー０．２５Ｗ／ｃｍ２　に
設定することができる。
【００１６】本実施例によれば、絶縁膜１３上に密着層
１５を形成した後、レジストマスク２０を介して密着層
１５のみをまず等方性エッチングによって接続孔よりも
後方にサイドエッチされるようになして選択的に除去し
、その後、絶縁膜１３を同じレジストマスク２０を介し
て異方性エッチングして接続孔１４を形成することによ
り、その後ブランケットタングステン層１６を形成した
際に、接続孔１４の縁部でのオーバーハングが避けられ
、ボイドが発生することなく良好なブランケットタング
ステン層１６を形成することができる。さらに、ブラン
ケットタングステン層１６のエッチバック時に、接続孔
１４内壁に密着層１５を有していないので前述したよう
な密着層１５のオーバーエッチングが避けられ、その後
の上層配線１７の形成を良好にするものである。
【００１７】図１〜図２では、半導体基板１１の表面に
拡散層による下層配線１２を形成し、その拡散層の少く
ともコンタクト部上にＴｉＳｉ２　膜１８を形成し、そ
の上にＳｉＯ２　膜等の絶縁膜１３、密着層１４を形成
するようにしたが、その他、例えば図３に示すように、
半導体基板１１に拡散層による下層配線１２を形成した
後、基板１１上にＳｉＯ２　等の絶縁膜２２を形成し、
その下層配線１２のコンタクト部に対応する分の絶縁膜
２２を除去してここにＴｉＮ膜２３を形成した後、絶縁
膜１３及び密着層１５を順次形成するようにしてもよい
。
【００１８】図４〜図５は、本発明の他の実施例である
。本例は、前述の密着層としてＴｉ膜を用いた場合で密
着性が劣るような場合、さらにこれをＴｉＮ膜化してそ
の密着性を向上する場合に適用する。
【００１９】まず、図４Ａに示すように、半導体基板１
１の一面に拡散層による下層配線１２を形成する。この
場合もコンタクト部にＴｉＳｉ２　膜１８を形成してお
く。そして、この半導体基板１１上にＳｉＯ２　等の絶
縁膜１３を形成し、さらに、その上に密着層となるＴｉ
膜３１を形成する。
【００２０】次に、図４Ｂに示すように、レジストマス
ク２０を介してＴｉ膜３１を等方性エッチングによって
爾後形成される接続孔１４よりも大きい面積に除去し、
次に同じレジストマスク２０を介してＲＩＥによる異方
性エッチングによって絶縁膜１３をエッチングして接続
孔１４を形成する。Ｔｉ膜３１の等方性エッチング条件
は、前述と同様に例えばＣｌ２　ガスを３０ＳＣＣＭ供
給し、圧力０．６Ｔｏｒｒ、パワー０．２５Ｗ／ｃｍ２
　に設定することができる。また、絶縁膜１３例えばＳ
ｉＯ２　膜の異方性エッチングの条件も前述と同様に、
例えばＣＨＦ３　ガスを８０ＳＣＣＭ供給し、圧力０．
０５Ｔｏｒｒ、パワー０．２５Ｗ／ｃｍ２　に設定する
ことができる。
【００２１】次に、レジストマスク２０を除去した後、
図４Ｃに示すようにアンモニアアニールしてＴｉ膜３１
を窒化してＴｉＮ膜３２となす。このときのアニール温
度は８００℃程度である。
【００２２】次に、図５Ｄに示すように、接続孔１４を
含んで全面にブランケットタングステン層１６をＣＶＤ
によって被着形成する。このときのＣＶＤ条件は例えば
第１段階では供給ガスがＷＦ６（２５ＳＣＣＭ）／Ｓｉ
Ｈ４（１５ＳＣＣＭ）、第２段階では供給ガスがＷＦ６
（６０ＳＣＣＭ）／Ｈ２（３６０ＳＣＣＭ）、何れも温
度４７５℃、圧力８０Ｔｏｒｒに設定することができる
。
【００２３】次に、図５Ｅに示すようにエッチバックし
て接続孔１４内にメタルプラグ１６Ａを形成する。しか
る後、図５Ｆに示すように、メタルプラグ１６Ａに接続
する上層配線１７を形成し、目的の多層配線を完成させ
る。
【００２４】本実施例においても基本的には前述と同様
にＴｉＮ膜３２が接続孔１４の縁より後退するようにエ
ッチング除去されているので、その後のブランケットタ
ングステン層１６の形成において、タングステンのオー
バーハングを防止することができ、ボイドなくタングス
テン層を接続孔１４内に埋め込むことが可能になる。ま
た、ＴｉＮ膜３２のカバレージを気にすることなくタン
グステンの埋め込みができる。さらに、ブランケットタ
ングステン層１６のエッチバック後のＴｉＮ膜３２のエ
ッチングのときに、従来のような接続孔１４を考慮する
ことなくオーバーエッチングを充分行えるため、信頼性
の高いメタルプラグ１６Ａを形成することができる。
【００２５】尚、上記各実施例では密着層１５、又はＴ
ｉ膜３１を等方性エッチングしてから、異方性エッチン
グによって絶縁膜１３に接続孔を形成したが、この等方
性エッチング工程と、異方性エッチング工程を逆にして
も可能である。
【００２６】また上例においては、下層配線１２として
拡散層を用いた場合であるが、その他による下層配線の
場合にも適用できることは勿論である。また、本発明の
メタルプラグの形成法はビアホール、コンタクトホール
に適用できる。
【００２７】
【発明の効果】本発明によれば、接続孔の内側壁に密着
層をつないでメタルプラグを形成する場合において、接
続孔を有する絶縁層上の密着層を接続孔より大きい面積
で一部選択的に除去した後、接続孔内に埋め込むように
メタルを形成することにより、接続孔上部でのメタルの
オーバーハングを防ぎ、ボイドなく接続孔内にメタルを
埋め込むことができ、良好なメタルプラグが形成できる
。また、接続孔内に密着層を有していないので、メタル
をエッチングした後の密着層のエッチング除去に際し、
密着層をオーバーエッチングすることが充分行えるため
に、信頼性の高いメタルプラグの形成が可能となる。
【図面の簡単な説明】
【図１】本発明のメタルプラグの形成方法の一例を示す
製造工程図（その１）である。
【図２】本発明のメタルプラグの形成方法の一例を示す
製造工程図（その２）である。
【図３】本発明のメタルプラグの形成方法の他の製造工
程を示す説明図である。
【図４】本発明のメタルプラグの形成方法の他の例を示
す製造工程図（その１）である。
【図５】本発明のメタルプラグの形成方法の他の例を示
す製造工程図（その２）である。
【図６】従来のメタルプラグの形成方法の例を示す製造
工程図である。
【図７】従来例の説明図である。
【図８】従来例の説明図である。
【符号の説明】
１１　　半導体基板 １２　　下層配線 １３　　絶縁膜 １４　　接続孔 １５　　密着層 １６　　ブランケットタングステン層 １６Ａ　　メタルプラグ １７　　上層配線 ２０　　レジストマスク

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　絶縁膜の接続孔内にメタルプラグを形
    成する方法において、絶縁膜の表面に密着層を形成する
    工程と、レジストマスクを介して上記密着層を等方性エ
    ッチングにより該レジストマスクの開口より大きい面積
    で除去し、且つ異方性エッチングによって上記絶縁膜に
    接続孔を形成する工程と、上記接続孔を含んでメタルを
    形成しエッチバックして上記接続孔内にメタルプラグを
    形成する工程を有することを特徴とするメタルプラグの
    形成方法。
JP3058931A 1991-03-22 1991-03-22 メタルプラグの形成方法 Pending JPH04293233A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399966B1 (ko) * 1996-12-30 2003-12-24 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100434508B1 (ko) * 2002-08-01 2004-06-05 삼성전자주식회사 변형된 듀얼 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5545926A (en) * 1993-10-12 1996-08-13 Kabushiki Kaisha Toshiba Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts
JP2758841B2 (ja) * 1994-12-20 1998-05-28 日本電気株式会社 半導体装置の製造方法
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
KR100187666B1 (ko) * 1995-02-24 1999-06-01 김주용 반도체 소자의 텅스텐 플러그 형성방법
US5510296A (en) * 1995-04-27 1996-04-23 Vanguard International Semiconductor Corporation Manufacturable process for tungsten polycide contacts using amorphous silicon
US5607879A (en) * 1995-06-28 1997-03-04 Taiwan Semiconductor Manufacturing Company Ltd. Method for forming buried plug contacts on semiconductor integrated circuits
US5545584A (en) * 1995-07-03 1996-08-13 Taiwan Semiconductor Manufacturing Company Unified contact plug process for static random access memory (SRAM) having thin film transistors
KR0172851B1 (ko) * 1995-12-19 1999-03-30 문정환 반도체 장치의 배선방법
KR100226742B1 (ko) * 1996-12-24 1999-10-15 구본준 반도체 소자의 금속배선 형성 방법
US5981385A (en) * 1997-01-27 1999-11-09 Taiwan Semiconductor Manufacturing Company Ltd. Dimple elimination in a tungsten etch back process by reverse image patterning
US6271117B1 (en) 1997-06-23 2001-08-07 Vanguard International Semiconductor Corporation Process for a nail shaped landing pad plug
US5976976A (en) 1997-08-21 1999-11-02 Micron Technology, Inc. Method of forming titanium silicide and titanium by chemical vapor deposition
TW365700B (en) * 1997-10-17 1999-08-01 Taiwan Semiconductor Mfg Co Ltd Method of manufacture of plugs
US6143362A (en) * 1998-02-25 2000-11-07 Micron Technology, Inc. Chemical vapor deposition of titanium
US6284316B1 (en) 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US6265305B1 (en) * 1999-10-01 2001-07-24 United Microelectronics Corp. Method of preventing corrosion of a titanium layer in a semiconductor wafer
KR100665852B1 (ko) * 2005-08-03 2007-01-09 삼성전자주식회사 반도체 소자의 제조방법
KR100894769B1 (ko) * 2006-09-29 2009-04-24 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성방법
CN103515292B (zh) * 2012-06-19 2015-10-14 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106773352A (zh) * 2016-12-30 2017-05-31 武汉华星光电技术有限公司 一种固化光罩及制作显示面板的方法
CN111564408B (zh) * 2020-04-29 2021-08-17 长江存储科技有限责任公司 一种开口的形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6184024A (ja) * 1984-10-02 1986-04-28 Nec Corp 半導体装置の製造方法
JPS63182839A (ja) * 1987-01-23 1988-07-28 Nec Corp 半導体装置
JP2650313B2 (ja) * 1988-05-06 1997-09-03 松下電器産業株式会社 ドライエッチング方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100399966B1 (ko) * 1996-12-30 2003-12-24 주식회사 하이닉스반도체 반도체 소자 제조방법
KR100434508B1 (ko) * 2002-08-01 2004-06-05 삼성전자주식회사 변형된 듀얼 다마신 공정을 이용한 반도체 소자의 금속배선 형성방법

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KR920018850A (ko) 1992-10-22
US5374591A (en) 1994-12-20

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