JPH02257640A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH02257640A
JPH02257640A JP1076829A JP7682989A JPH02257640A JP H02257640 A JPH02257640 A JP H02257640A JP 1076829 A JP1076829 A JP 1076829A JP 7682989 A JP7682989 A JP 7682989A JP H02257640 A JPH02257640 A JP H02257640A
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contact hole
film
substrate
interface
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Yusuke Harada
原田　裕介
Hiroyuki Tanaka
宏幸 田中
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体素子の製造方法に係り、特に選択Ｗ（
タングステン）ＣＶＤ法によるコンタクト孔埋込み法を
用いた配線形成方法に関するものである。
（従来の技術） 半導体素子において、配線構造は、従来、第２図に示す
ように形成されている。まず、ＩＣ基板ｌに素子分離の
ための絶縁膜２（例えばＳ　ｉ　Ｏ２膜）。
拡散層３を形成した後、絶縁膜４（例えばＢＰＳＧＭ）
をＣＶＤ法にて形成し、熱処理を行って絶縁３％４をフ
ｐ−させ表面を平坦にずろ。その後、コンタクト孔とし
ての開孔部５を絶縁膜４に形成し、必要ならば開孔部５
底部の基板コンタクト部（拡散層３）に不純物をイオン
打込みし、さらにコンタクト孔形状をなだらかにするた
めと前記イオン打込み後の活性化の為の熱処理を行う。
その後、配線となるＡｌ−８ｉ系合金膜６をスパッタ法
で形成し、配線パターンをホトリソ・エツチングで得る
。これによって半導体素子が完成する。
しかしながら、集積度が増加するにつれてコンタクト孔
として開孔部５の径は小さくなり、アスペクト比が大き
くなるにつれて従来の前記方法ではＡＪ−Ｓｉ系合金膜
６のステップカバレージが悪くなり、断線となる。
そこで、コンタクト孔内部を金属で埋込む技術が開発さ
れてきている。その１つとして選択Ｗ　ＣＶＤ法があり
、これを第３図を用いて説明する。ＩＣ基板１１に第２
図と同様に素子分離絶縁膜１２と拡散Ｊｉｌ１３とを形
成した後、絶縁膜１４を形成し、コンタクト孔としての
開孔部１５を形成する。そシテ、選択ＷＣＶＤ法により
Ｍ／１１６ヲ開孔部１５と絶縁膜１４の段差が生じない
程度に開孔部１５内に形成する。その後、Ａｌ−Ｓｉ系
合金膜１７をスパッタ法で形成し、ホトリソ・エツチン
グによりパターニングする。
このような方法によれば、コンタクト孔内を金属で埋込
めろためステップカバレージの悪化による断線を防ぐこ
とができ、信頼性の高い配線構造を得ることができる。
（発明が解決しようとする課［） しかるに、」−記のような従来の選択ＷＣＶＤによる埋
込み法では次のような問題点があった。
すなわち、コンタクト孔としての開孔部１５をエツチン
グ形成する際、基板面内均一性の問題からジャストエツ
チング時間よりも１０〜１５％程度オーバーエツチング
を行う。そうすると、開孔部１５（コンタクト孔）底部
の基板部１１ａは第４図に示すように平坦ではなく凹状
にエツチングされてしまう。また、選択ＷＣＶＤは通常
、Ｓｉのエンク四−チメントおよびワームホール発生を
抑えるためにＳｉＨ４ガスを用いて２　ＷＦ、＋　３　
Ｓ　ｉ　Ｈ，→２Ｗ＋３３ｉＦ４＋６Ｈ□という反応で
形成しているが、下地基板ＳｉとＷＦ、ガスの反応っま
り２ＷＦ、＋３３ｉ→２Ｗ＋　３３　ｉ　Ｆ、が若千生
じる。したがって、第４図に示すように、シリコン基板
１１のエツチングによる四部を底部に持つ開孔部１５（
コンタクト孔）の場合は、底部（凹部の底面）より少し
上に基板Ｓ１と絶縁膜１４の界面があって、前記底部か
ら成長するＷＭ１６が前記界面を覆うまでに時間がかか
るので、その間、ＷＦ６ガスは界面の基板Ｓｉと反応し
てしまい、基板Ｓ１と絶縁膜１４の界面にＷＩ１４が入
り込む食い込み現象（１８はその食い込みＷ膜を示す）
がみられ、リーク電流増大という問題点があった。なお
、界面の基板ＳｉとＷＦ、ガスが反応しＷ膜１８が成長
する際、体積収縮が起り、界面部に透き間ができ、その
透き間を通してより奥にＷＦ、ガスが入り込むので、徐
々に奥にＷ膜１８が成長するものと考えられろ。
この発明は、以上述べたシリコン基板のエツチングによ
る凹部を底部に持つコンタクト孔に選択ＷＣＶＤ法によ
りＷ膜を埋込む際の基板Ｓ１と層間絶縁膜界面でのＷ膜
の食い込み現象発生を抑制し、電気的特性の優れた半導
体素子を得ろことのできる半導体素子の製造方法を提供
することを目的とする。
（課題を解決するための手段） この発明では、シリコン基板上に層間絶縁膜を形成し、
その一部にコンタクト孔をエツチング形成した後、薄い
絶縁膜の全面形成と異方性エツチングにより、前記コン
タクト孔形成時のオーバーエツチングにより基板に生じ
た凹部の底面まで延在させて前記薄い絶縁膜をコンタク
ト孔の側面に形成し、その上でコンタクト孔内に選択Ｗ
ＣＶＤによりＷ膜を埋込む。
（作　用） 上記のようにしてコンタクト孔の側面に薄い絶縁膜を形
成すると、層間絶縁膜と基板シリコンとの界面は例えば
第１図１ｂ）に示すように前記薄い絶縁膜で覆われ、絶
縁膜と基板シリコンの露出界面は前記薄い絶縁膜と基板
によって、該基板に生じた凹部の底面に移動することに
なる。したがって、その四部の底面（コンタクト孔の底
部と考えられろ）からＷ膜が成長した場合、この場合は
直ぐに絶縁膜と基板シリコン露出界面がＷ膜で覆われろ
ことになり、長く選択ＷＣＶＤにおけろＷＦ、ガスに触
れなくなるので、前記界面におけるＷ膜の食い込み現象
は防止される。もし、Ｗ膜の食い込みが生じたとしても
、この場合はコンタクト孔の形状に沿って上方向に生じ
るだけであり、横方向には広がらないので、弊害はない
。
（実施例） す下この発明の一実施例を第１図を参照して説明する。
まず第１図（ａｌに示すように、Ｓｉ基板２１に拡散層
２２を形成した後、該Ｓｉ基板２１上に層間絶縁膜２３
（例えばＢＰＳＧ膜）をＣＶＤ法により１００００人厚
に形９する。そして、この層間絶縁膜２３の上面を平坦
にするフローを行うための熱処理を行う。この熱処理は
Ｎ２雰囲気で９５０℃１５分行う。これによ外、Ｉ！ｌ
ｌ′ＩＩ絶＆ｉ膜２３の上面はほぼ平坦な構造となる。
その後、ホトリソ・エツチングにより層間絶縁膜２３の
一部にコンタクト孔２４を開ける。この時のエツチング
にはＲＩＥを用いろ。ＲＩＥは、Ｃ，Ｆ、；　１５　ｓ
ｅｃｍ、　ＣＨＦ３；２０　ｓｅｃｍ、圧力８０Ｐａ、
ＲＦパワー４００Ｗで行う。
また、エツチングの基板面内均一性の関係で３０〜５０
％のオーバーエツチングが必要となる。このオーバーエ
ツチングのために、コンタクト孔２４の底部の基板部（
詳しくは拡散層部分）は、図のように凹状の形となる。
その後、コンタクト孔２４の内面を含む全面に５００人
の薄い絶縁膜２５（例えば５１０２膜）をＣＶＤ法にて
形成する。
その後、続けて、全面をＲＩＥにて薄い絶縁膜２５の膜
厚分（５００人）エツチングする。これにより、第１図
（ｂｌに示すように、コンタクト孔２４の側面にだけ薄
い絶縁膜２５が残ることになる。
しかも、薄い絶縁膜２５は、層間絶縁１１ｉｊ１２３と
基板Ｓｉの界面を覆って、前記コンタクト孔形成時に基
板２１に生しｔ：凹部の底面まで延在してコンタクト孔
２４の側面に残る。したがって、コンタクト孔２４内の
基板Ｓｉと絶縁膜の露出界面は、前記四部の底ｉＴｉ′
ｉ（コンタクト孔２４の底部と考えられる）まで移動し
たことになる。しｔ二がって、次に、コンタクト孔２４
内を選択ＷＣＶＤでＷＷＩ２６で埋め込むが、この時、
この場合は直ぐに絶縁膜と基板Ｓ１の露出界面が、前記
底部から成長したＷ膜２６で覆われろようにな与、長く
選択ＷＣＶＤにおけるＷＦ、ガスに触れなくなるので、
前記界面におけるｗＨの食い込み現象は発生しなくなる
。もし、Ｗ膜の食い込みが生じたとしても、この場合は
コンタクト孔２４の形状に沿って上方向に進むだけであ
り、横方向には広がらないので、弊害はない。そして、
このようにしてＷ膜２６をコンタクト孔２４に埋め込ん
だ後、Ａｊ−８ｌ系合金膜２７をスパッタ法によｔ）７
０００人厚に層間絶縁膜２３上に形成し、パターニング
することにより、前記埋込みＷ膜２６に接続して、配線
層を形成する。
（発明の効果） 以上詳細に説明したように、この発明の方法によれば、
オーバーエツチングにより基板部に生じた凹部の底面ま
で延在させてコンタクト孔の側面に薄い絶縁膜を形成し
たので、前記コンタクト孔を選択ＷＣＶＤ法によｌ）Ｗ
膜で埋め込む際に、基板Ｓｉと絶縁膜の界面でＷＷｌ！
の食い込み現象が発生することを防止でき、リーク電流
の少ない良好な半導体素子を実現することができろ。ま
た、もし界面でＷ膜の食い込みが発生したとしても、こ
の発明によればコンタクト孔形状に沿って生じるだけで
あり、横方向へは広がらないので、やはりリーク電流の
発生を抑えることができ、良好な半導体素子を実現でき
ろ。
【図面の簡単な説明】
第１図はこの発明の半導体素子の製造方法の一実施例を
示す工程断面図、第２図および第３図はそれぞれ従来の
方法を示す断面図、第４図は第３図の選択ＷＣＶＤによ
る埋込み法での問題点を示す断面図である。 ２１・・・Ｓ！基板、２３・・・層間絶縁膜、２４・・
・コンタクト孔、２５　・絶縁膜、２６・・・Ｗ膜、２
７・・・Ａｌ−３ｉ系合金膜。 特許出願人　　沖電気工業株式会社ｒ”−代理人　弁理
士　　菊　　池　　　　弘Ｗ膜 本発明の 実施例 第 区 ＼ 従来の方法 第２ 図 従来の選択ＷＣＶＤ埋込み法 第３ 図

Claims (1)

  1. 【特許請求の範囲】 （ａ）シリコン基板上に層間絶縁膜を形成した後、該層
    間絶縁膜の一部をエッチングしてコンタクト孔を選択的
    に形成する工程と、 （ｂ）そのコンタクト孔の内面を含む全面に薄く絶縁膜
    を形成した後、該絶縁膜を異方性エッチングでエッチン
    グすることにより、前記コンタクト孔形成時のオーバー
    エッチングにより基板に生じた凹部の底面まで延在させ
    て前記薄い絶縁膜をコンタクト孔の側面に形成する工程
    と、 （ｃ）その絶縁膜を有するコンタクト孔内を選択ＷＣＶ
    Ｄ法によりＷ膜で埋込む工程と、 （ｄ）その埋込みＷ膜に接続して配線層を前記層間絶縁
    膜上に形成する工程とを具備してなる半導体素子の製造
    方法。
JP1076829A 1989-03-30 1989-03-30 半導体素子の製造方法 Pending JPH02257640A (ja)

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