JPH04293391A - タイムスロット変換回路 - Google Patents
タイムスロット変換回路Info
- Publication number
- JPH04293391A JPH04293391A JP5756191A JP5756191A JPH04293391A JP H04293391 A JPH04293391 A JP H04293391A JP 5756191 A JP5756191 A JP 5756191A JP 5756191 A JP5756191 A JP 5756191A JP H04293391 A JPH04293391 A JP H04293391A
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- JP
- Japan
- Prior art keywords
- circuit
- time slot
- multiplexed data
- circuits
- output
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 title claims abstract description 12
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000005070 sampling Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は通信機器におけるタイム
スロット変換回路に関し、特に複数本の信号源からの成
る多重化データを各情報源ごとに組み変えるタイムスロ
ット変換回路に関する。
スロット変換回路に関し、特に複数本の信号源からの成
る多重化データを各情報源ごとに組み変えるタイムスロ
ット変換回路に関する。
【０００２】
【従来の技術】図３は従来のタイムスロット変換回路の
一列のブロック図、図４は従来例の動作説明のためのタ
イミング図である。
一列のブロック図、図４は従来例の動作説明のためのタ
イミング図である。
【０００３】多重化データ３０３を一時記憶するＲＡＭ
３０１は選択回路３０２によって書き込みアドレース３
０６または読み出しアドレス３０７がアドレス線３０５
により入力される。書き込みアドレス３０６によってＲ
ＡＭ３０１に記憶された多重書データ３０３は読み出し
アドレスによって集中的配置の多重化データ３０４が出
力される。
３０１は選択回路３０２によって書き込みアドレース３
０６または読み出しアドレス３０７がアドレス線３０５
により入力される。書き込みアドレス３０６によってＲ
ＡＭ３０１に記憶された多重書データ３０３は読み出し
アドレスによって集中的配置の多重化データ３０４が出
力される。
【０００４】入力の多重化データ３０３は図４に示すよ
うに１タイムスロットｍビット構成で各情報源０−０，
１−０，２−０，３−０の４個が分散的に多重化されて
いる。
うに１タイムスロットｍビット構成で各情報源０−０，
１−０，２−０，３−０の４個が分散的に多重化されて
いる。
【０００５】この多重化データ３０３をＲＡＭ３０１に
書き込む際、書き込みアドレス３０６を同一情報源に対
しては、下位アドレスを更新し、また異種情報源に対し
ては上位アドレスを更新するよう制御し、多重化データ
３０３を所定のメモリ番地にｍビット単位で順次書き込
んで行く。一方読み出し側は読出しアドレス３０７を０
番から順次更新するよう制御し、所定のメモリ番地から
各情報を読み出すことにより集中的な配置の多重化デー
タを３０４を得ている。
書き込む際、書き込みアドレス３０６を同一情報源に対
しては、下位アドレスを更新し、また異種情報源に対し
ては上位アドレスを更新するよう制御し、多重化データ
３０３を所定のメモリ番地にｍビット単位で順次書き込
んで行く。一方読み出し側は読出しアドレス３０７を０
番から順次更新するよう制御し、所定のメモリ番地から
各情報を読み出すことにより集中的な配置の多重化デー
タを３０４を得ている。
【０００６】
【発明が解決しようとする課題】上述した従来のタイム
スロット変換回路は、一時記憶器としてＲＡＭを使用し
ていることから、ＲＡＭ以外の周辺回路のハードウェア
量が比較的大きなものとなる。すなわち、ＲＡＭを駆動
する為の書き込み及び読出しアドレス発生器と書き込み
及び読出しの制御信号発生器とが必要になる。従って多
重化データの中の情報源数によりタイムスロットを変換
する容量が比較的小さな場合にはＲＡＭ形式では、ハー
ドウェア量が多くなり経済的でない。
スロット変換回路は、一時記憶器としてＲＡＭを使用し
ていることから、ＲＡＭ以外の周辺回路のハードウェア
量が比較的大きなものとなる。すなわち、ＲＡＭを駆動
する為の書き込み及び読出しアドレス発生器と書き込み
及び読出しの制御信号発生器とが必要になる。従って多
重化データの中の情報源数によりタイムスロットを変換
する容量が比較的小さな場合にはＲＡＭ形式では、ハー
ドウェア量が多くなり経済的でない。
【０００７】
【課題を解決するための手段】本発明のタイムスロット
変換回路は、分散的に配置されたｎ個（ｎは正の整数）
の情報源から成る多重化データ列を変換し、集中的に配
列し出力するタイムスロット変換回路において、前記多
重化データを遅延する直列に接続されたｎ−個の遅延回
路と、前記遅延回路ごとの出力と共通のパルスとで論理
積を求めるｎ個のＡＮＤ回路と、前記ＡＮＤ回路ごとの
出力で論理和を求めるＯＲ回路とを有する。
変換回路は、分散的に配置されたｎ個（ｎは正の整数）
の情報源から成る多重化データ列を変換し、集中的に配
列し出力するタイムスロット変換回路において、前記多
重化データを遅延する直列に接続されたｎ−個の遅延回
路と、前記遅延回路ごとの出力と共通のパルスとで論理
積を求めるｎ個のＡＮＤ回路と、前記ＡＮＤ回路ごとの
出力で論理和を求めるＯＲ回路とを有する。
【０００８】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のブロック図、図２は本実施
例の動作を説明するためのタイミング図である。
。図１は本発明の一実施例のブロック図、図２は本実施
例の動作を説明するためのタイミング図である。
【０００９】１タイムスロットがｍビットの複数の情報
源（図では４個）で分散的に多重化された多重化データ
１１は、ＡＮＤ回路４及び遅延回路１に入力される。遅
延回路１〜３は、入力の多重化データ１１をｍ×Ｎ（図
ではＮ＝８）ビット遅延させてそぞれ出力する。ＡＮＤ
回路４〜７は、ｍ×Ｎ／２ビット周期のクロック１５と
多重化データ１１〜１４との論理積を求めて出力する。 ＯＲ回路８は、各ＡＮＤ回路４〜７からの出力で論理和
を求め集中的に変換された多重化データ１６として出力
する。
源（図では４個）で分散的に多重化された多重化データ
１１は、ＡＮＤ回路４及び遅延回路１に入力される。遅
延回路１〜３は、入力の多重化データ１１をｍ×Ｎ（図
ではＮ＝８）ビット遅延させてそぞれ出力する。ＡＮＤ
回路４〜７は、ｍ×Ｎ／２ビット周期のクロック１５と
多重化データ１１〜１４との論理積を求めて出力する。 ＯＲ回路８は、各ＡＮＤ回路４〜７からの出力で論理和
を求め集中的に変換された多重化データ１６として出力
する。
【００１０】このようにすると、多重化データ列の情報
源の数ｎ−１個の遅延回路と、ｎ個のＡＮＤ回路及び１
個のＯＲ回路とにより多重化データ列のタイムスロット
の変換行うことができる。
源の数ｎ−１個の遅延回路と、ｎ個のＡＮＤ回路及び１
個のＯＲ回路とにより多重化データ列のタイムスロット
の変換行うことができる。
【００１１】
【発明の効果】以上説明したように本発明は、多重化デ
ータ列を遅延する遅延回路と、遅延回路出をパルスでサ
ンプリングするＡＮＤ回路とＡＮＤ回路出力を論理和す
るＯＲ回路とを有することにより、タイムスロット変換
を行う周辺バードウェアが簡易化できる効果がある。
ータ列を遅延する遅延回路と、遅延回路出をパルスでサ
ンプリングするＡＮＤ回路とＡＮＤ回路出力を論理和す
るＯＲ回路とを有することにより、タイムスロット変換
を行う周辺バードウェアが簡易化できる効果がある。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例の動作を説明するためのタイミング図
である。
である。
【図３】従来のタイムスロット変換回路の一例のブロッ
ク図である。
ク図である。
【図４】従来例の動作を説明するためのタイミング図で
ある。
ある。
１〜３ 遅延回路
４〜７ ＡＮＤ回路
８ ＯＲ回路
Claims (1)
- 【請求項１】 分散的に配置されたｎ個（ｎは正の整
数）の情報源から成る多重化データ列を変換し、集中的
に配列し出力するタイムスロット変換回路において、前
記多重化データを遅延する直列に接続されたｎ−個の遅
延回路と、前記遅延回路ごとの出力と共通のパルスとで
論理積を求めるｎ個のＡＮＤ回路と、前記ＡＮＤ回路ご
との出力で論理和を求めるＯＲ回路とを有するを特徴と
するタイムスロット変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5756191A JPH04293391A (ja) | 1991-03-22 | 1991-03-22 | タイムスロット変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5756191A JPH04293391A (ja) | 1991-03-22 | 1991-03-22 | タイムスロット変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04293391A true JPH04293391A (ja) | 1992-10-16 |
Family
ID=13059243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5756191A Pending JPH04293391A (ja) | 1991-03-22 | 1991-03-22 | タイムスロット変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04293391A (ja) |
-
1991
- 1991-03-22 JP JP5756191A patent/JPH04293391A/ja active Pending
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