JPH046138B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は１対Ｎの通信システムにおいてＮ局が
それぞれ異なる搬送波で送信するバーストデータ
を並列に一括受信する１局が備える受信バツフア
回路に係り、特にＮ局がバースト単位でサイクリ
ツクチエツクコードを付加して送信するバースト
データを並列入力とし、当該バーストデータの正
誤判定を行う機能を有した受信バツフア回路に関
する。

（従来の技術） 例えば、時分割多元接続の衛星通信システムで
は、衛星を介した１局（親局）対多数局（子局）
間の通信を行う場合、１搬送波で扱える回線数に
限度があるので、回線数が多い場合には複数の搬
送波を用いることになる。即ち、親局は複数の搬
送波を並列に一括受信するのである。

また、この種の衛星通信システムでは、送信側
である子局はバーストデータにバースト単位でサ
イクリツクチエツクコードを付加して送信し、一
括受信する親局が当該バーストデータの正誤判定
を行うようにしており、この正誤判定は受信バツ
フア回路で行うようになつている。

このような受信バツフア回路としては、例えば
第４図に示すものが知られている。この受信バツ
フア回路は、Ｎ個のサイクリツクツエツク回路４
と、並直列変換回路１と、記憶回路２と、アドレ
ス発生回路９とで構成される。

Ｎ個のサイクリツクチエツク回路４は、受信す
る搬送波（Ｎ系列とする）に１対１に対応して設
けられる。各搬送波のバーストデータは対応する
サイクリツクチエツク回路４でサイクリツクチエ
ツクを受けながら並直列変換回路１へ入力する。

並直列変換回路１は、並列に入力するＮ系列の
バーストデータをビツト単位に時系列多重化し、
それを記憶回路２へ送出する。

記憶回路２は、アドレス発生回路９からの書込
みアドレスおよび読出しアドレスの各アドレス信
号の入力を受けて、並直列変換回路１の出力を格
納し、またそれを出力データとして送出する。

アドレス発生回路９は、前記Ｎ系列のバースト
データの入力に同期して発生するバーストスター
ト信号に応答して記憶回路２への書込みアドレス
を初期化し、書込みクロツク信号に応答して書込
みアドレスを更新出力し、並直列変換回路１の出
力信号を順次記憶回路２の所定記憶エリアに格納
させる。次いで、受信バツフアである記憶回路２
に格納したバーストデータを読出すために入力さ
れる読出しクロツク信号に応答して記憶回路２へ
読出しアドレスを更新出力する。

（発明が解決しようとする問題点） 以上説明した従来の受信バツフア回路では、サ
イクリツクチエツク回路が搬送波数と同じ数だけ
必要であるため、参加する子局地球局数が増える
などして回線数が増えて搬送波数を増加していく
と、回路規模が増大していくので、装置の小形
化、低電力化の妨げとなるという問題点がある。

本発明は、このような従来の問題点に鑑みなさ
れたもので、並列入力の増加に対し回路規模を増
大させずに簡単に対応でき、以て装置の小形化、
低電力化に貢献し得る受信バツフア回路を提供す
ることを目的とする。

（問題点を解決するための手段） 前記目的を達成するために、本発明の受信バツ
フア回路は次のような構成を有する。

即ち、本発明の受信バツフア回路は、並列に入
力する複数系列の所定ビツト数からなるバースト
データをビツト単位に時系列多重化する並直列変
換回路と；記憶回路と；前記並直列変換回路の出
力信号を前記記憶回路へ格納するための書込みア
ドレスおよび該記憶回路から前記ベーストデータ
を時系列的に読み出すための読出しアドレスを発
生するアドレス発生回路と；前記記憶回路の出力
信号に対してサイクリツクチエツクを行うサイク
リツクチエツク回路と；を備えたことを特徴とす
る。

（作用） 次に、前記のように構成される本発明の受信バ
ツフア回路の作用を説明する。

並列に入力する複数系列のバーストデータは、
並直列変換回路で、ビツト単位に時系列多重化さ
れて記憶回路へ入力する。記憶回路はアドレス発
生回路から書込みアドレスを受けて並直列変換回
路の出力を格納するとともに、読出しアドレスを
受けてビツト単位に時系列多重化して格納されて
いる多重化データを前記バーストデータの形式に
して時系列的に出力する。その結果、サイクリツ
クチエツク回路では、順次入力する各バーストデ
ータについて所要のサイクリツクチエツクが行え
ることとなる。

以上説明したように、本発明の受信バツフア回
路によれば、並列入力数が増加しても、１個のサ
イクリツクチエツク回路で全ての入力についての
サイクリツクチエツクが行えるので、回路規模を
増大させずに簡単に対応でき、装置の小形化、低
電力化に貢献できる効果が得られる。

（実施例） 以下、本発明の実施例を図面を参照して説明す
る。第１図は、本発明の一実施例に係る受信バツ
フア回路の構成ブロツク図、第２図は各部の動作
タイミング図である。

この受信バツフア回路は、並直列変換回路１
と、記憶回路２と、アドレス発生回路３と、サイ
クリツクチエツク回路４とを基本的に備える。

並直列変換回路１は、並列に入力する複数系列
の所定ビツト数からなるバーストデータを高速ク
ロツク信号に基づきビツト単位に時系列多重化
し、それを記憶回路２へ出力する。

この実施例では、説明を簡単化するために、並
列入力する搬送波数は「２」とし、搬送波１で運
ばれたバーストデータはA0〜A3の４ビツト構成
とし（第２図ａ１）、同様に搬送波２で運ばれた
バーストデータはB0〜B3の４ビツト構成とする
（第２図ａ２）。従つて、この並直列変換回路１
は、「A0、B0、A1、B1、A2、B2、A3、B3」な
るシリアルデータｂを記憶回路２へ送出すること
になる（第２図ｂ）。

アドレス発生回路３は、例えば第３図に示すよ
うに構成され（詳細は後述する）、バーストスタ
ート信号（第２図ｃ）と高速クロツク信号とを受
けて前記シリアルデータｂを記憶回路２へ格納す
るためのアドレス信号（書込みアドレス）と読出
しクロツク信号を受けて記憶回路２からバースト
データを時系列的に読み出す（第２図ｄ）ための
読出しアドレスの各アドレス信号ｆを発生し、そ
れを記憶回路２へ送出する。

サイクリツクチエツク回路４は、記憶回路２の
出力信号ｄ（第２図ｄ）を受けて、順次入力する
バーストデータ「A0〜A3」、「B0〜B3」につい
て順次サイクリツクチエツクをしながらそれを出
力データｅとして出力する（第２図ｅ）。

次に、アドレス発生回路３の具体例を第３図を
参照して説明する。

アドレス発生回路３は、２つの選択回路１１、
同１２と、２つのカウンタ回路１３、同１４と、
Ｒ−Ｓフリツプフロツプ回路１５とから構成され
る。

第１のカウンタ回路１３は“０”から“１”ま
で２カウントしてアドレス信号ｆの上位ビツトを
出力するカクンタ回路で、第１の選択回路１１か
らの出力信号によりカウントを行う。

第２のカウンタ回路１４は“０”から“３”ま
で４カウントしてアドレス信号ｆの下位ビツトを
出力するカウンタ回路で、第２の選択回路１２か
らの出力信号によりカウントを行う。どちらのカ
ウンタ回路もフルカウントすると桁上げ信号を出
力するととも、カウント値が“０”にもどるフラ
イホイール形のカウンタ回路である。

第１の選択回路１１は、Ｒ−Ｓフリツプフロツ
プ回路１５の出力信号が“１”の時は受信バース
トデータに同期した２倍の周波数の高速クロツク
信号をそのまま出力し、“０”の時は第２のカウ
ンタ回路１４の桁上げ信号を出力する。

第２の選択回路１２は、Ｒ−Ｓフリツプフロツ
プ回路１５の出力信号が“１”の時は第１のカウ
ンタ回路１３の桁上げ信号を出力し、“０”の時
は読出しクロツク信号を出力する。

Ｒ−Ｓフリツプフロツプ回路１５は、受信バー
ストデータの先頭位置を示すバーストスタート信
号が入力すると出力を“１”とし、第２のカウン
タ回路１４の桁上げ信号を入力すると出力を
“０”とする。

以上のように動作する各回路に、まず第２図ｃ
に示すバーストスタート信号が入力すると、第
１、第２のカウンタ回路１３、同１４は出力を
“０”、即ちアドレス信号ｆは初期化され、Ｒ−Ｓ
フリツプフロツプ回路１５は出力を“１”にそれ
ぞれ設定される。その結果、第１の選択回路１１
は高速クロツク信号を第１のカウンタ回路１３へ
出力し、第２の選択回路１２は第２のカウンタ回
路１３の桁上げ信号を第２のカウンタ回路１４へ
出力する。第１のカウンタ回路１３は、高速クロ
ツク信号を受けて“０”から“１”までカウント
しながらアドレス信号ｆの上位ビツト“０”、
“１”を順次出力する。カウントし終るたびに桁
上げ信号を第２の選択回路１２を介して第２のカ
ウンタ回路１４へ出力して“０”に戻る。そのた
びに第２のカウンタ回路１４が１カウントアツプ
し、アドレス信号ｆの下位ビツトが出力される。

第２のカウンタ回路１４は“３”まで４カウン
トするとそのカンウント値を“０”にして桁上げ
信号を出力する。すると、この桁上げ信号によつ
てＲ−Ｓフリツプフロツプ回路１５が出力を
“０”にするので、第１の選択回路１１は高速ク
ロツク信号の出力を中止する。つまり、書込みア
ドレス信号は終了する。このとき、第１、第２カ
ウンタ回路１３、同１４はそのカウント値を
“０”にしている。

このようにして形成された書込みアドレス信号
は、第２図ｆに示すようになり、シリアルデータ
ｂは、アドレス００ヘビツトA0が、アドレス１
０へビツトB0が、アドレス０１へビツトA1が、
アドレス１１へビツトB1が、アドレス０２ヘビ
ツトA2が、アドレス１２へビツトB2が、アドレ
ス１３へビツトA3が、アドレス１３へビツトB3
がそれぞれ格納されることになる。

この状態では、Ｒ−Ｓフリツプフロツプ回路１
５は出力を“０”にしているので、第１の選択回
路１１は第２のカウンタ回路１４の出力（即ち、
桁上げ信号）を選択し、第２の選択回路１２は読
出しクロツク信号を選択している。従つて、記憶
回路２へシリアルデータｂの格納後に、読出しク
ロツク信号が入力すると、第２のカインタ回路１
４が第１のカウンタ回路１３よりも先に動作し、
“０”から“３”までカウントすると桁上げ信号
を出力して“０”に戻る。その結果、記憶回路２
は、第２図ｆに示すように、００，０１，０２，
０３の各アドレスが順にアクセスされ、A0、
A1、A2、A3の各ビツトを順次出力することにな
る。即ち、搬送波１のバーストデータを出力する
のである。

次いで、第２のカウンタ回路１４が桁上げ信号
を出力すると、第１のカウンタ回路１３は１カウ
ントアツプするので、その状態で第２のカウンタ
回路１４は“０”から“３”までの４カウントを
行う。その結果、記憶回路２は、第２図ｆに示す
ように、１０，１１，１２，１３の各アドレスが
順にアクセスされ、B0、B1、B2、B3の各ビツ
トを順次出力する。

即ち、搬送波２のバーストデータを出力するの
である。

第２のカウンタ回路１４はカウントアツプする
と、“０”に戻るとともに、桁上げ信号を第１の
カウンタ回路１３へ出力するので、第１のカウン
タ回路１３はカウントアツプして“０”に戻る。

つまり、読出しアドレス信号が終了するのであ
る。

なお、この実施例では並列入力数Ｎが「２」の
場合について説明したが、Ｎが大きくなつても同
様の考えが適用できることは勿論である。

（発明の効果） 以上説明したように、本発明の受信バツフア回
路によれば、並列入力数が増加しても、１個のサ
イクリツクチエツク回路で全ての入力についての
サイクリツクチエツクが行えるので、回路規模を
増大させずに簡単に対応でき、装置の小形化、低
電力化に貢献できる効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る受信バツフア
回路の構成ブロツク図、第２図は各部の動作タイ
ミング図、第３図はアドレス発生回路の具体的構
成例のブロツク図、第４図は従来の受信バツフア
回路の構成ブロツク図である。 １……並直列変換回路、２……記憶回路、３，
９……アドレス発生回路、４……サイクリツクチ
エツク回路、１１，１２……選択回路、１３，１
４……カウンタ回路、１５……Ｒ−Ｓフリツプフ
ロツプ回路。

Claims (1)

【特許請求の範囲】
1. １ 並列に入力する複数系列の所定ビツト数から
   なるバーストデータをビツト単位に時系列多重化
   する並直列変換回路と；記憶回路と；前記並直列
   変換回路の出力信号を前記記憶回路へ格納するた
   めの書込みアドレスおよび該記憶回路から前記ベ
   ーストデータを時系列的に読み出すための読出し
   アドレスを発生するアドレス発生回路と；前記記
   憶回路の出力信号に対してサイクリツクチエツク
   を行うサイクリツクチエツク回路と；を備えたこ
   とを特徴とする受信バツフア回路。