JPH0216054B2 - - Google Patents
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- JPH0216054B2 JPH0216054B2 JP53165127A JP16512778A JPH0216054B2 JP H0216054 B2 JPH0216054 B2 JP H0216054B2 JP 53165127 A JP53165127 A JP 53165127A JP 16512778 A JP16512778 A JP 16512778A JP H0216054 B2 JPH0216054 B2 JP H0216054B2
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- bits
- serial
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
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- Radio Transmission System (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Description
【発明の詳細な説明】
本発明は、PCM−TDMA装置等におけるデジ
タルデータの可変遅延回路に関するものである。
タルデータの可変遅延回路に関するものである。
例えば衛星通信回路の線PCM−TDMA用スペ
ースダイバーシチ装置においては、２つの地上局
を10〜30Km離して設置し、衛星からの信号が降雨
等によつて減衰した場合、所定の回線効率を得る
ため、動作局から待期局に切替える方式がとられ
ている。この場合、２局間の伝播遅延時間差
（300〜100μs）および衛星自体の動き等を補償す
るため、両ルートの受信経路に遅延回路が挿入さ
れる。
ースダイバーシチ装置においては、２つの地上局
を10〜30Km離して設置し、衛星からの信号が降雨
等によつて減衰した場合、所定の回線効率を得る
ため、動作局から待期局に切替える方式がとられ
ている。この場合、２局間の伝播遅延時間差
（300〜100μs）および衛星自体の動き等を補償す
るため、両ルートの受信経路に遅延回路が挿入さ
れる。
このようなデイジタル信号を遅延させるため
の、最も一般的な方法としてフリツプフロツプを
用いる方法がある。第１図はフリツプフロツプを
用いた従来の可変遅延回路の構成を示すブロツク
図である。
の、最も一般的な方法としてフリツプフロツプを
用いる方法がある。第１図はフリツプフロツプを
用いた従来の可変遅延回路の構成を示すブロツク
図である。
第１図において、１はデータ入力端子、２-1，
２-2，２-3，……，２-(o-1)，2-oはフリツプフロ
ツプ（FF）、３はマルチプレクサ（MUX）、４は
制御信号入力端子、５はデータ出力端子である。
２-2，２-3，……，２-(o-1)，2-oはフリツプフロ
ツプ（FF）、３はマルチプレクサ（MUX）、４は
制御信号入力端子、５はデータ出力端子である。
端子１からデータが入力すると、そのデータは
フリツプフロツプ２-1，２-2，２-3，……，２-(o
−１），２-oを順次、一定のクロツクに応じてシフト
される。今、制御端子４からの制御信号によつ
て、任意のフリツプフロツプからデータをマルチ
プレクサ３を経て取り出すことによつて、任意時
間の遅れを与えることができる。このように第１
図の回路によつて、外部から与える制御信号によ
つて任意の遅延時間を与える。可変遅延回路を構
成することができる。
フリツプフロツプ２-1，２-2，２-3，……，２-(o
−１），２-oを順次、一定のクロツクに応じてシフト
される。今、制御端子４からの制御信号によつ
て、任意のフリツプフロツプからデータをマルチ
プレクサ３を経て取り出すことによつて、任意時
間の遅れを与えることができる。このように第１
図の回路によつて、外部から与える制御信号によ
つて任意の遅延時間を与える。可変遅延回路を構
成することができる。
しかしながら、第１図の回路は、遅延させるべ
き時間に応じた数のフリツプフロツプを必要と
し、遅延量が増大した場合、構成上の困難を生じ
経済的でない欠点があつた。
き時間に応じた数のフリツプフロツプを必要と
し、遅延量が増大した場合、構成上の困難を生じ
経済的でない欠点があつた。
この目的を達成するため本発明の可変遅延回路
においては、入力したデイジタルデータが出力さ
れるまでの１ビツト単位の遅延量を定めるカウン
タと、該入力したデータを複数ビツト毎に複数ビ
ツトの並列データに変換する第１の直並列変換手
段と、前記カウンタの上位ビツトに対応するアド
レス差を有する読出しアドレスと書込みアドレス
とを交互にそれぞれ該入力したデータの複数ビツ
ト毎に循環的に発生する手段と、該読出しアドレ
スと書込みアドレスに応じて前記並列データの読
出しと書込みを行ない、該アドレス差に応じた複
数ビツト単位の遅延量を与えるメモリと、該メモ
リからの並列データを直列データに変換する並直
列変換手段と、該直列データを入力し、１ビツト
ずつ遅延した複数のデータを並列に出力する第２
の直並列変換手段と、該第２の直並列変換手段か
らの複数のデータのうち、前記カウンタの下位ビ
ツトに応じたデータを選択し、該複数ビツト以内
の１ビツト単位の遅延量を与える選択手段とを具
え、前記カウンタに遅れ／進み命令を与えること
により入力デイジタルデータを１ビツト単位の任
意の遅延量だけ遅延させて出力し得ることを特徴
としている。
においては、入力したデイジタルデータが出力さ
れるまでの１ビツト単位の遅延量を定めるカウン
タと、該入力したデータを複数ビツト毎に複数ビ
ツトの並列データに変換する第１の直並列変換手
段と、前記カウンタの上位ビツトに対応するアド
レス差を有する読出しアドレスと書込みアドレス
とを交互にそれぞれ該入力したデータの複数ビツ
ト毎に循環的に発生する手段と、該読出しアドレ
スと書込みアドレスに応じて前記並列データの読
出しと書込みを行ない、該アドレス差に応じた複
数ビツト単位の遅延量を与えるメモリと、該メモ
リからの並列データを直列データに変換する並直
列変換手段と、該直列データを入力し、１ビツト
ずつ遅延した複数のデータを並列に出力する第２
の直並列変換手段と、該第２の直並列変換手段か
らの複数のデータのうち、前記カウンタの下位ビ
ツトに応じたデータを選択し、該複数ビツト以内
の１ビツト単位の遅延量を与える選択手段とを具
え、前記カウンタに遅れ／進み命令を与えること
により入力デイジタルデータを１ビツト単位の任
意の遅延量だけ遅延させて出力し得ることを特徴
としている。
以下、本発明の原理と実施例について説明す
る。
る。
第２図は本発明の可変遅延回路の基本的原理を
示す説明図、第３図は第２図の回路の動作を示す
タイムチヤートである。
示す説明図、第３図は第２図の回路の動作を示す
タイムチヤートである。
第２図において、メモリ６は書込みアドレスに
よつて入力端子７からの入力データを書込まれ、
読出しアドレスによつて出力端子８にデータを読
み出される。アドレツシングは書込みと読出しが
交互に行われ、かつその速度はデータ入力の速度
の２倍である。また書込みアドレスと読出しアド
レスとはＮ番地の差をもつて順次進み、循環する
ように構成されている。
よつて入力端子７からの入力データを書込まれ、
読出しアドレスによつて出力端子８にデータを読
み出される。アドレツシングは書込みと読出しが
交互に行われ、かつその速度はデータ入力の速度
の２倍である。また書込みアドレスと読出しアド
レスとはＮ番地の差をもつて順次進み、循環する
ように構成されている。
従つて第２図において入力端子７からメモリ６
に書込まれたデータはＮの時間後に出力端子８に
読出される。しかして所望の遅延量は書込みアド
レスと読出しアドレスの差Ｎを変えることに自由
に変化させることができる。
に書込まれたデータはＮの時間後に出力端子８に
読出される。しかして所望の遅延量は書込みアド
レスと読出しアドレスの差Ｎを変えることに自由
に変化させることができる。
第３図において、(a)はアドレツシングを、(b)は
入力データを、(c)は出力データをそれぞれあらわ
している。今、書込みアドレス（W.A）＃Ｎの
アドレツシングによつて入力データＡが書込まれ
たとすると、次に読出しアドレス（R.A）＃Ｎの
アドレツシングによつてデータＡは読出されて出
力データとして取出される。次に書込みアドレス
＃（Ｎ＋１）によつて書込まれた入力データＢ
が、読出しアドレス＃（Ｎ＋１）によつて読出さ
れ、以下同様にして書込まれたデータは常にＮの
差をもつて読出される。
入力データを、(c)は出力データをそれぞれあらわ
している。今、書込みアドレス（W.A）＃Ｎの
アドレツシングによつて入力データＡが書込まれ
たとすると、次に読出しアドレス（R.A）＃Ｎの
アドレツシングによつてデータＡは読出されて出
力データとして取出される。次に書込みアドレス
＃（Ｎ＋１）によつて書込まれた入力データＢ
が、読出しアドレス＃（Ｎ＋１）によつて読出さ
れ、以下同様にして書込まれたデータは常にＮの
差をもつて読出される。
しかしながら、一般にメモリはフリツプフロツ
プに比べ低速であり、高速データを扱う場合不利
である。そこで本発明ではメモリの前後にそれぞ
れ第１の直並列変換手段と並直列変換手段を設け
て入力データの複数ビツトを単位とした遅延動作
をさせて低速のメモリを用いることができるよう
にし、更にその後、例えば第１図のフリツプフロ
ツプ２-1〜２-oのように１ビツトずつ遅延した複
数のデータが並列に得られるような第２の直並列
変換手段を用いて、前記単位となる複数ビツト以
下の１ビツト単位の遅延動作をさせる。そして、
それぞれの遅延量は１つのカウンタの上位ビツト
と下位ビツトにより制御される。
プに比べ低速であり、高速データを扱う場合不利
である。そこで本発明ではメモリの前後にそれぞ
れ第１の直並列変換手段と並直列変換手段を設け
て入力データの複数ビツトを単位とした遅延動作
をさせて低速のメモリを用いることができるよう
にし、更にその後、例えば第１図のフリツプフロ
ツプ２-1〜２-oのように１ビツトずつ遅延した複
数のデータが並列に得られるような第２の直並列
変換手段を用いて、前記単位となる複数ビツト以
下の１ビツト単位の遅延動作をさせる。そして、
それぞれの遅延量は１つのカウンタの上位ビツト
と下位ビツトにより制御される。
第４図は本発明の可変遅延回路の一実施例の構
成を示すブロツク図である。同図において、１
１，１２はバイナリカウンタ（BCNT）、１３は
加算器（ADD）、１４は２−１セレクタ（２−
1SEL）、１５は直並列変換シフトレジスタ
（SPSR）、１６はバツフアレジスタ（BR）、１７
はランダムアクセスメモリ（RAM）、１８は並
直列変換シフトレジスタ（PSSR）、１９は直並
列変換レジスタ（SPSR）、２０はマルチプレク
サ（MUX）、２１はデータ入力端子、２２は遅
れ／進み命令端子、２３はデータ出力端子であ
る。
成を示すブロツク図である。同図において、１
１，１２はバイナリカウンタ（BCNT）、１３は
加算器（ADD）、１４は２−１セレクタ（２−
1SEL）、１５は直並列変換シフトレジスタ
（SPSR）、１６はバツフアレジスタ（BR）、１７
はランダムアクセスメモリ（RAM）、１８は並
直列変換シフトレジスタ（PSSR）、１９は直並
列変換レジスタ（SPSR）、２０はマルチプレク
サ（MUX）、２１はデータ入力端子、２２は遅
れ／進み命令端子、２３はデータ出力端子であ
る。
BCNT１１は基本クロツク信号f0を４分周した
クロツクf2を計数するカウンタであつて、RAM
１７に対する読出しアドレス信号を発生する。
クロツクf2を計数するカウンタであつて、RAM
１７に対する読出しアドレス信号を発生する。
BCNT１２は読出しアドレスと書込みアドレ
スの差を定めるためのカウンタであつて、
BCNT１２の計数値によつて、第４図の可変遅
延回路における遅延量が決定する。BCNT１２
はアツプ・ダウン・カウンタによつて構成され、
端子２２から与えられる遅れ／進み命令によつて
その計数値を増減し、遅延量を固定的に定めるだ
けでなく、可変制御することも可能である。
スの差を定めるためのカウンタであつて、
BCNT１２の計数値によつて、第４図の可変遅
延回路における遅延量が決定する。BCNT１２
はアツプ・ダウン・カウンタによつて構成され、
端子２２から与えられる遅れ／進み命令によつて
その計数値を増減し、遅延量を固定的に定めるだ
けでなく、可変制御することも可能である。
ADD１３はBCNT１１の計数値の下位２ビツ
トを除く上位ビツトと、BCNT１２の計数値の
下位２ビツトを除く上位ビツトとを加算する。
ADD１３の出力はRAM１７に対する書込みアド
レス信号となる。
トを除く上位ビツトと、BCNT１２の計数値の
下位２ビツトを除く上位ビツトとを加算する。
ADD１３の出力はRAM１７に対する書込みアド
レス信号となる。
２−1SEL１４は、基本クロツク信号を２分周
したクロツクf1によつて、ADD１３の書込みア
ドレスとBCNT１１の読出しアドレスとを交互
に切換えて、アドレス信号としてRAM１７のア
ドレス線に入力する。
したクロツクf1によつて、ADD１３の書込みア
ドレスとBCNT１１の読出しアドレスとを交互
に切換えて、アドレス信号としてRAM１７のア
ドレス線に入力する。
SPSR１５は４ビツトのシフトレジスタであつ
て、入力端子２１からの直列データを入力され
て、４ビツトの並列データに変換して出力する。
て、入力端子２１からの直列データを入力され
て、４ビツトの並列データに変換して出力する。
BR１６はSPSR１５からの４ビツト並列デー
タをクロツクf0の４クロツク周期の間保持する。
BR１６への書込みは、RAM１７の書込みと同
期してクロツクf2によつて行われる。
タをクロツクf0の４クロツク周期の間保持する。
BR１６への書込みは、RAM１７の書込みと同
期してクロツクf2によつて行われる。
RAM１７は、４ビツト×Ｎワード構成のメモ
リからなり、４ビツトずつ並列にデータの書込み
と読出しを交互に行なう。従つて第５図の回路に
おけるデータの最大遅延量は4Nビツト時である。
リからなり、４ビツトずつ並列にデータの書込み
と読出しを交互に行なう。従つて第５図の回路に
おけるデータの最大遅延量は4Nビツト時である。
次にPSSR１８はRAM１７からクロツクf3で
読出された４ビツト並列データを入力されて、直
列データに変換して出力する。PSSR１８の出力
はRAM１７の書込みアドレスと読出しアドレス
の差によつて定まる遅延量を有し、その遅延量は
従つて４ビツトステツプ（４ビツト単位）であ
る。
読出された４ビツト並列データを入力されて、直
列データに変換して出力する。PSSR１８の出力
はRAM１７の書込みアドレスと読出しアドレス
の差によつて定まる遅延量を有し、その遅延量は
従つて４ビツトステツプ（４ビツト単位）であ
る。
SPSR１９はPSSR１８からの直列データを入
力されて、４ビツト並列データに変換して出力す
る。
力されて、４ビツト並列データに変換して出力す
る。
MUX２０はSPSR１９の４ビツト並列データ
出力から適当な１ビツトを選択する。MUX２０
は遅延量を定めるBCNT１２の計数値の下位２
ビツトによつて制御される。従つて出力端子２３
に得られるMUX２０の出力データにおける遅延
量はRAM１７の出力における遅延量に０ないし
３ビツトのいずれかを加えたものとなり、結局１
ビツトステツプの遅延量が得られる。
出力から適当な１ビツトを選択する。MUX２０
は遅延量を定めるBCNT１２の計数値の下位２
ビツトによつて制御される。従つて出力端子２３
に得られるMUX２０の出力データにおける遅延
量はRAM１７の出力における遅延量に０ないし
３ビツトのいずれかを加えたものとなり、結局１
ビツトステツプの遅延量が得られる。
第５図は第４図の回路の動作を示すタイムチヤ
ートである。同図において、(a)は基本クロツク信
号f0をあらわし、(b)は基本クロツク信号f0を２分
周したクロツク信号f1を、(c)は基本クロツク信号
f0を４分周したクロツク信号f2をあらわしてい
る。また(d)はクロツク信号f2と同一周期である
が、位相がｘ異なるクロツク信号f3を示してい
る。(e)はBCNT１１によつて発生した読出しア
ドレス信号を、(f)は２−1SEL１４による読出し
アドレス信号（RD）と書込みアドレス信号
（WRT）との切替え選択をあらわし、(g)はこれ
によるRAM１７のアドレツシングを示してい
る。(h)は入力端子２１における入力データ、(i)は
RAM１７の入力データ、(j)はRAM１７の出力
データ、(k)はPSSR１８の出力データをあらわ
す。(l)はMUX２０の出力データであつて、遅延
量の選択によつて、１ビツトステツプの可変遅延
量が得られることを示している。
ートである。同図において、(a)は基本クロツク信
号f0をあらわし、(b)は基本クロツク信号f0を２分
周したクロツク信号f1を、(c)は基本クロツク信号
f0を４分周したクロツク信号f2をあらわしてい
る。また(d)はクロツク信号f2と同一周期である
が、位相がｘ異なるクロツク信号f3を示してい
る。(e)はBCNT１１によつて発生した読出しア
ドレス信号を、(f)は２−1SEL１４による読出し
アドレス信号（RD）と書込みアドレス信号
（WRT）との切替え選択をあらわし、(g)はこれ
によるRAM１７のアドレツシングを示してい
る。(h)は入力端子２１における入力データ、(i)は
RAM１７の入力データ、(j)はRAM１７の出力
データ、(k)はPSSR１８の出力データをあらわ
す。(l)はMUX２０の出力データであつて、遅延
量の選択によつて、１ビツトステツプの可変遅延
量が得られることを示している。
このように第４図および第５図に示された可変
遅延回路においては、メモリを使用して遅延回路
を構成しているので、プリツプフロツプのみを用
いた従来の可変遅延回路に比べ、データ速度を低
速にせずにハードウエア量を大幅に減少すること
が可能である。さらに遅延量を増加する必要があ
る場合でも、使用されているRAMの語数を大き
くすることと、BCNT１１，１２の計数周期を
大きくすることによつて容易に対応できる利点が
ある。また、TDMA通信のようにバースト信号
の遅延を行う場合は、データが含まれていないタ
イミングの部分で遅延量の制御を行うことによつ
て動作中でも遅延量を変更することが可能であ
る。そして、複数ビツト単位の遅延量と１ビツト
単位の遅延量は１つのカウンタの上位ビツトと下
位ビツトにより設定しているため、遅延量の設定
が容易であり、全体の遅延量を変化させたときの
各単位の遅延量の調整は、カウンタが本来もつて
いる桁上がり機能により自動的に行なわれるた
め、遅延量の変化も容易である。
遅延回路においては、メモリを使用して遅延回路
を構成しているので、プリツプフロツプのみを用
いた従来の可変遅延回路に比べ、データ速度を低
速にせずにハードウエア量を大幅に減少すること
が可能である。さらに遅延量を増加する必要があ
る場合でも、使用されているRAMの語数を大き
くすることと、BCNT１１，１２の計数周期を
大きくすることによつて容易に対応できる利点が
ある。また、TDMA通信のようにバースト信号
の遅延を行う場合は、データが含まれていないタ
イミングの部分で遅延量の制御を行うことによつ
て動作中でも遅延量を変更することが可能であ
る。そして、複数ビツト単位の遅延量と１ビツト
単位の遅延量は１つのカウンタの上位ビツトと下
位ビツトにより設定しているため、遅延量の設定
が容易であり、全体の遅延量を変化させたときの
各単位の遅延量の調整は、カウンタが本来もつて
いる桁上がり機能により自動的に行なわれるた
め、遅延量の変化も容易である。
第６図は本発明の可変遅延回路の他の実施例の
構成を示すブロツク図である。同図において、符
号１１，１２，１４，１５，１６，１７，１８，
１９，２０，２１，２２，２３のあらわすところ
は第４図の場合と同様であり、その動作も異なら
ない。２４はバイナリカウンタ（BCNT）であ
る。
構成を示すブロツク図である。同図において、符
号１１，１２，１４，１５，１６，１７，１８，
１９，２０，２１，２２，２３のあらわすところ
は第４図の場合と同様であり、その動作も異なら
ない。２４はバイナリカウンタ（BCNT）であ
る。
第６図において、１１はRAM１７に対する読
出しアドレス信号を発生するカウンタであつて、
第４図の場合と異ならない。２４は書込みアドレ
スを発生するためのカウンタであつて、第４図の
場合と同様な、遅延量を記憶するカウンタ
BCNT１２からの遅延量の信号を、そのロード
端子に加えることによつて、任意に遅延量をセツ
トされて、常にBCNT１２の計数値と遅延量Ｎ
だけ異なる計数値を発生できる。
出しアドレス信号を発生するカウンタであつて、
第４図の場合と異ならない。２４は書込みアドレ
スを発生するためのカウンタであつて、第４図の
場合と同様な、遅延量を記憶するカウンタ
BCNT１２からの遅延量の信号を、そのロード
端子に加えることによつて、任意に遅延量をセツ
トされて、常にBCNT１２の計数値と遅延量Ｎ
だけ異なる計数値を発生できる。
従つて、BCNT１１の読出しアドレス信号と
BCNT２４の書込みアドレス信号とを２−1SEL
１４によつて切替えて選択することによつて、第
４図の場合と全く同様に動作することができる。
BCNT２４の書込みアドレス信号とを２−1SEL
１４によつて切替えて選択することによつて、第
４図の場合と全く同様に動作することができる。
以上説明したように、本発明の可変遅延回路に
よれば、メモリを用いることによつて、少しハー
ドウエア量で大きな遅延量が得られ、かつ容易に
遅延量を可変できる可変遅延回路を構成すること
ができるので、PCM−TDMA装置等に用いて極
めて効果的である。
よれば、メモリを用いることによつて、少しハー
ドウエア量で大きな遅延量が得られ、かつ容易に
遅延量を可変できる可変遅延回路を構成すること
ができるので、PCM−TDMA装置等に用いて極
めて効果的である。
第１図は従来の可変遅延回路の構成を示すブロ
ツク図、第２図は本発明の可変遅延回路の基本的
原理を示す説明図、第３図は第２図の回路の動作
を示すタイムチヤート、第４図は本発明の可変遅
延回路の一実施例の構成を示すブロツク図、第５
図は第４図の回路の動作を示すタイムチヤート、
第６図は本発明の可変遅延回路の他の実施例の構
成を示すブロツク図である。 １：データ入力端子、２-1，２-2，２-3，…
…，２-(o-1)，２-o：フリツプフロツプ（FF）、
３：マルチプレクサ（MUX）、４：制御信号入
力端子、５：データ出力端子、６：ランダムアク
セスメモリ（RAM）、７：データ入力端子、
８：データ出力端子、１１，１２：バイナリカウ
ンタ（BCNT）、１３：加算器（ADD）、１４：
２−１セレクタ（SEL）、１５：直並列変換シフ
トレジスタ（SPSR）、１６：バツフアレジスタ
（BR）、１７：ランダムアクセスメモリ
（RAM）、１８：並直列変換シフトレジスタ
（PSSR）、１９：直並列変換シフトレジスタ
（SPSR）、２０：マルチプレクサ（MUX）、２
１：データ入力端子、２２：遅れ／進み命令端
子、２３：データ出力端子、２４：バイナリカウ
ンタ（BCNT）。
ツク図、第２図は本発明の可変遅延回路の基本的
原理を示す説明図、第３図は第２図の回路の動作
を示すタイムチヤート、第４図は本発明の可変遅
延回路の一実施例の構成を示すブロツク図、第５
図は第４図の回路の動作を示すタイムチヤート、
第６図は本発明の可変遅延回路の他の実施例の構
成を示すブロツク図である。 １：データ入力端子、２-1，２-2，２-3，…
…，２-(o-1)，２-o：フリツプフロツプ（FF）、
３：マルチプレクサ（MUX）、４：制御信号入
力端子、５：データ出力端子、６：ランダムアク
セスメモリ（RAM）、７：データ入力端子、
８：データ出力端子、１１，１２：バイナリカウ
ンタ（BCNT）、１３：加算器（ADD）、１４：
２−１セレクタ（SEL）、１５：直並列変換シフ
トレジスタ（SPSR）、１６：バツフアレジスタ
（BR）、１７：ランダムアクセスメモリ
（RAM）、１８：並直列変換シフトレジスタ
（PSSR）、１９：直並列変換シフトレジスタ
（SPSR）、２０：マルチプレクサ（MUX）、２
１：データ入力端子、２２：遅れ／進み命令端
子、２３：データ出力端子、２４：バイナリカウ
ンタ（BCNT）。
Claims (1)
- 【特許請求の範囲】 １ 入力したデイジタルデータが出力されるまで
の１ビツト単位の遅延量を定めるカウンタと、 該入力したデータを複数ビツト毎に複数ビツト
の並列データに変換する第１の直並列変換手段
と、 前記カウンタの上位ビツトに対応するアドレス
差を有する読出しアドレスと書込みアドレスとを
交互にそれぞれ該入力したデータの複数ビツト毎
に循環的に発生する手段と、 該読出しアドレスと書込みアドレスに応じて前
記並列データの読出しと書込み行ない、該アドレ
ス差に応じた複数ビツト単位の遅延量を与えるメ
モリと、 該メモリからの並列データを直列データに変換
する並直列変換手段と、 該直列データを入力し１ビツトずつ遅延した複
数のデータを並列に出力する第２の直並列変換手
段と、 該第２の直並列変換手段からの複数のデータの
うち、前記カウンタの下位ビツトに応じたデータ
を選択し、該複数ビツト以内の１ビツト単位の遅
延量を与える選択手段とを具え、 前記カウンタに遅れ／進み命令を与えることに
より入力デイジタルデータを１ビツト単位の任意
の遅延量だけ遅延させて出力し得ることを特徴と
する可変遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16512778A JPS5592012A (en) | 1978-12-29 | 1978-12-29 | Variable delay circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16512778A JPS5592012A (en) | 1978-12-29 | 1978-12-29 | Variable delay circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5592012A JPS5592012A (en) | 1980-07-12 |
| JPH0216054B2 true JPH0216054B2 (ja) | 1990-04-16 |
Family
ID=15806415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16512778A Granted JPS5592012A (en) | 1978-12-29 | 1978-12-29 | Variable delay circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5592012A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562852U (ja) * | 1992-01-29 | 1993-08-20 | 日本電子機器株式会社 | アルコール濃度センサ |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57168328U (ja) * | 1981-04-17 | 1982-10-23 | ||
| JPS59100616A (ja) * | 1982-11-30 | 1984-06-09 | Meisei Electric Co Ltd | 符号の遅延制御方式とその回路 |
| JPS59131215A (ja) * | 1983-01-17 | 1984-07-28 | Nec Corp | 可変遅延回路 |
| JPS6077514A (ja) * | 1983-10-05 | 1985-05-02 | Nec Corp | 遅延時間調整回路 |
| JPS6094523A (ja) * | 1983-10-28 | 1985-05-27 | Nec Corp | 可変ビツト遅延回路 |
| JPH0812987B2 (ja) * | 1985-01-25 | 1996-02-07 | 株式会社日立製作所 | 遅延回路 |
| JPS6269716A (ja) * | 1985-09-20 | 1987-03-31 | Marantz Japan Inc | ステレオ・デイジタル・デイレイ方式 |
| JPS62132416A (ja) * | 1985-12-04 | 1987-06-15 | Mitsubishi Electric Corp | デイジタル遅延回路 |
| GB2214378B (en) * | 1988-01-21 | 1992-07-22 | Codex Corp | A multiple mode modem and method of using the same |
| JPH02279015A (ja) * | 1989-04-20 | 1990-11-15 | Sanyo Electric Co Ltd | 遅延回路 |
| JP4643939B2 (ja) * | 2004-07-26 | 2011-03-02 | 株式会社アドバンテスト | 間引きフィルタ及び試験装置 |
| WO2006064916A1 (ja) * | 2004-12-17 | 2006-06-22 | Pioneer Corporation | ディジタルフィルタ |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50126140A (ja) * | 1974-03-22 | 1975-10-03 |
-
1978
- 1978-12-29 JP JP16512778A patent/JPS5592012A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562852U (ja) * | 1992-01-29 | 1993-08-20 | 日本電子機器株式会社 | アルコール濃度センサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5592012A (en) | 1980-07-12 |
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