JPH0429339A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0429339A JPH0429339A JP2135051A JP13505190A JPH0429339A JP H0429339 A JPH0429339 A JP H0429339A JP 2135051 A JP2135051 A JP 2135051A JP 13505190 A JP13505190 A JP 13505190A JP H0429339 A JPH0429339 A JP H0429339A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- contact
- conductor wiring
- wiring
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、各種電子機器に利用される半導体装置に関す
るものである。
るものである。
従来の技術
従来の技術を第２図を用いて説明する。
まず第２図に示すように、セラミック、ガラス。
ガラスエポキシ等によりなる配線基板１の導体配線２を
有する面に絶縁性の樹脂５を塗布する。導体配線２はＣ
ａｒ−ムｕ 、Ａ、／ 、Ｃｕ 、ｉｔｏ等であり、樹
脂６は熱硬化形または紫外線硬化形のエポキシ。
有する面に絶縁性の樹脂５を塗布する。導体配線２はＣ
ａｒ−ムｕ 、Ａ、／ 、Ｃｕ 、ｉｔｏ等であり、樹
脂６は熱硬化形または紫外線硬化形のエポキシ。
シリコーン、アクリル等である。
次に半導体素子３の突起電極４と導体配線２とを一致さ
せ、半導体素子３を加圧体６によって加圧し、配線基板
１に押し当てる。突起電極４はＡ、５．Ａｕ、Ｃｕ 等
であるので、突起電極４は圧縮変形し、導体配線２上の
樹脂５は周囲に押し出され、半導体素子３の突起電極４
と導体配線２は電気的に接触する。次に半導体素子３を
加圧した状態で上部より紫外線７を照射することにより
、半導体素子３の周縁の樹脂５を硬化させ仮固定する。
せ、半導体素子３を加圧体６によって加圧し、配線基板
１に押し当てる。突起電極４はＡ、５．Ａｕ、Ｃｕ 等
であるので、突起電極４は圧縮変形し、導体配線２上の
樹脂５は周囲に押し出され、半導体素子３の突起電極４
と導体配線２は電気的に接触する。次に半導体素子３を
加圧した状態で上部より紫外線７を照射することにより
、半導体素子３の周縁の樹脂５を硬化させ仮固定する。
さらに半導体素子３を加圧しながら加熱することにより
樹脂５全体を硬化させる。この時、半導体素子３の突起
電極４と導体配線２は樹脂５の接着力により電気接続が
なされ、同時に半導体素子３を配線基板１に固着するこ
とができる。
樹脂５全体を硬化させる。この時、半導体素子３の突起
電極４と導体配線２は樹脂５の接着力により電気接続が
なされ、同時に半導体素子３を配線基板１に固着するこ
とができる。
発明が解決しようとする課題
上記のように従来の技術では、半導体素子３の突起電極
４を配線基板１の導体配線２に直接接触させる方法であ
るため、多端子、狭ピッチの半導体素子３の実装に有利
な方法である。しかしながら、この場合、半導体素子３
の突起電極４と配線基板１の導体配線２との実装の際の
位置合わせが困難で、しかも半導体素子３の接続に樹脂
５を使用するためずれを生じ易い。このため突起電極４
間が１０μｍ程度の狭ピンチの半導体素子３を実装する
場合、圧接時に隣接導体配線２間で接触が生じ易いとい
う問題点があった。
４を配線基板１の導体配線２に直接接触させる方法であ
るため、多端子、狭ピッチの半導体素子３の実装に有利
な方法である。しかしながら、この場合、半導体素子３
の突起電極４と配線基板１の導体配線２との実装の際の
位置合わせが困難で、しかも半導体素子３の接続に樹脂
５を使用するためずれを生じ易い。このため突起電極４
間が１０μｍ程度の狭ピンチの半導体素子３を実装する
場合、圧接時に隣接導体配線２間で接触が生じ易いとい
う問題点があった。
そこで本発明はこのような隣接導体配線間での接触を防
止することを目的とするものである。
止することを目的とするものである。
課題を解決するだめの手段
そしてこの目的を達成するために本発明は、配線基板上
に導体配線とのコンタクトホーμを有した保護膜を設け
たものである。
に導体配線とのコンタクトホーμを有した保護膜を設け
たものである。
作用
上記手段によれば、半導体素子の突起電極は位置合わせ
および圧接の際に、保護膜のコンタクトホールに落ち込
み、導体配線と確実に接触する。
および圧接の際に、保護膜のコンタクトホールに落ち込
み、導体配線と確実に接触する。
この自動位置合わせ効果により、実装の際の位置合わせ
が容易となり、且つ半導体素子の突起電極と導体配線の
接続部のずれが防止されるため、隣接導体配線間の接触
もなくなる。
が容易となり、且つ半導体素子の突起電極と導体配線の
接続部のずれが防止されるため、隣接導体配線間の接触
もなくなる。
−１，た、加圧体による圧接時の半導体素子の突起電極
の横方向への圧縮変形量は、コンタクトホールの大きさ
により制限されるだめ、この点からも隣接電極との接触
が防止され、接続の信頼性は高いものとなる。
の横方向への圧縮変形量は、コンタクトホールの大きさ
により制限されるだめ、この点からも隣接電極との接触
が防止され、接続の信頼性は高いものとなる。
実施例
以下、本発明の一実施例を第１図（ａ） 、 （ｂ）と
ともに説明する。
ともに説明する。
第１図（ａ） 、 （ｂ）に示すように、セラミック、
ガラヌ、エポキシ等によりなる配線基板１１上に、Ｏｒ
−人ｕ 、 ｋｌ 、 Ｃｕ 、 ｉｔｏ 等よりな
る導体配線１２を形成する。その上に、５ｉ０２．５ｉ
ＯＮ等よりなる保護膜１８を形成し、必要な部分をエツ
チングして、導体配線１２とのコンタクトホール１８ａ
を形成する。この時、後述の半導体素子１３圧接時の半
導体素子１３の突起電極１４と導体配線１２間の樹脂の
排出を容易にするため、および圧接時の突起電極１４の
横方向への圧縮変形量制御のため保護膜１８表面の開口
径は突起電極１４の径よりも大きくしておく。
ガラヌ、エポキシ等によりなる配線基板１１上に、Ｏｒ
−人ｕ 、 ｋｌ 、 Ｃｕ 、 ｉｔｏ 等よりな
る導体配線１２を形成する。その上に、５ｉ０２．５ｉ
ＯＮ等よりなる保護膜１８を形成し、必要な部分をエツ
チングして、導体配線１２とのコンタクトホール１８ａ
を形成する。この時、後述の半導体素子１３圧接時の半
導体素子１３の突起電極１４と導体配線１２間の樹脂の
排出を容易にするため、および圧接時の突起電極１４の
横方向への圧縮変形量制御のため保護膜１８表面の開口
径は突起電極１４の径よりも大きくしておく。
実装の際は第１図（ｂ）に示すよう傾、半導体素子１３
を固着する部分に（コンタクトホー）Ｖ １８ ａ ＋
保護膜１８上を含んで）、絶縁性の樹脂１６を塗布する
。絶縁性の樹脂１６は熱硬化形または紫外線硬化形のエ
ポキシ、シリコーン、アクリル等である。次に半導体素
子１３の突起電極１４をコンタクトホール１Ｂ＆を貫通
して導体配線１２に一致させる。突起電極１４はｋｌ
、 Ａｕ 、 Ｃｕ 等である。さらに加圧体１６によ
り半導体素子１３を配線基板１１に加圧する。この時、
突起電極１４はコンタクトホー／ｌ／１Ｂ！Ｌ内で圧縮
変形し、導体配線１２上の樹脂１５はコンタクトホール
１８２Ｌ外に押し出され半導体素子１３の突起電極１４
と導体配線１２は電気的に接触する。なおこの際、保護
膜１８表面上の開口径を導体配線１２上の開口径より広
く取りコンタクトホー／ｌ／１８１Ｌに傾斜をもたせ、
且つ半導体素子１３の突起電極１４の先端形状を球面と
することにより、保護膜１８表面の開口径内に位置合わ
せされた半導体素子１３の突起電極１４は、加圧体１６
により加圧することで導体配線１２上の開口部まで落ち
込み圧縮変形し、導体配線１２上の樹脂１５は周囲に押
し出され半導体素子１３の突起電極１４と導体配線１２
は電気的に接触する。次に半導体素子１３を加圧した状
態で、上部より紫外線１７を照射することによって半導
体素子１３の周縁部の樹脂１５を硬化させ、仮固定する
。さらに、これを加熱することによって樹脂１６を完全
に硬化させ、その接着力により、半導体素子１３の突起
電極１４と導体配線１２との電気的接続と半導体素子１
３の機械的接続が完了される。
を固着する部分に（コンタクトホー）Ｖ １８ ａ ＋
保護膜１８上を含んで）、絶縁性の樹脂１６を塗布する
。絶縁性の樹脂１６は熱硬化形または紫外線硬化形のエ
ポキシ、シリコーン、アクリル等である。次に半導体素
子１３の突起電極１４をコンタクトホール１Ｂ＆を貫通
して導体配線１２に一致させる。突起電極１４はｋｌ
、 Ａｕ 、 Ｃｕ 等である。さらに加圧体１６によ
り半導体素子１３を配線基板１１に加圧する。この時、
突起電極１４はコンタクトホー／ｌ／１Ｂ！Ｌ内で圧縮
変形し、導体配線１２上の樹脂１５はコンタクトホール
１８２Ｌ外に押し出され半導体素子１３の突起電極１４
と導体配線１２は電気的に接触する。なおこの際、保護
膜１８表面上の開口径を導体配線１２上の開口径より広
く取りコンタクトホー／ｌ／１８１Ｌに傾斜をもたせ、
且つ半導体素子１３の突起電極１４の先端形状を球面と
することにより、保護膜１８表面の開口径内に位置合わ
せされた半導体素子１３の突起電極１４は、加圧体１６
により加圧することで導体配線１２上の開口部まで落ち
込み圧縮変形し、導体配線１２上の樹脂１５は周囲に押
し出され半導体素子１３の突起電極１４と導体配線１２
は電気的に接触する。次に半導体素子１３を加圧した状
態で、上部より紫外線１７を照射することによって半導
体素子１３の周縁部の樹脂１５を硬化させ、仮固定する
。さらに、これを加熱することによって樹脂１６を完全
に硬化させ、その接着力により、半導体素子１３の突起
電極１４と導体配線１２との電気的接続と半導体素子１
３の機械的接続が完了される。
発明の効果
以上のように本発明は、配線基板上にコンタクトホール
を有した保護膜を設けることにより、実装時の配線基板
上の導体配線と半導体素子の突起電極との位置合わせが
容易となり、しかも接続部のずれも防止でき これによ
、ｂｌ！Ｊ接導体配線への不要な接触がなくなる。
を有した保護膜を設けることにより、実装時の配線基板
上の導体配線と半導体素子の突起電極との位置合わせが
容易となり、しかも接続部のずれも防止でき これによ
、ｂｌ！Ｊ接導体配線への不要な接触がなくなる。
また、加圧体による圧接時の半導体素子の突起電極の横
方向への圧縮変形量は、コンタクトホールの径の大きさ
により制限されるため、これによっても隣接導体配線へ
の接触が防止され、１０μｍ程度の狭ピッチの半導体素
子を実装する場合も接続の信頼性は高いものとなる。
方向への圧縮変形量は、コンタクトホールの径の大きさ
により制限されるため、これによっても隣接導体配線へ
の接触が防止され、１０μｍ程度の狭ピッチの半導体素
子を実装する場合も接続の信頼性は高いものとなる。
さらに、配線基板上にコンタクトホールを除いて保護膜
を設けることにより、半導体素子表面の検査用電極と配
線基板の導体配線の接触を防止でき、半導体素子の信頼
性を向上させることも出来る。
を設けることにより、半導体素子表面の検査用電極と配
線基板の導体配線の接触を防止でき、半導体素子の信頼
性を向上させることも出来る。
第１図（ａ） 、 （ｂ）は、本発明の一実施例による
半導体装置の半導体素子を実装する前の配線基板の平面
図と、半導体素子を実装した後の断面図である。 第２図は従来例の断面図である。
半導体装置の半導体素子を実装する前の配線基板の平面
図と、半導体素子を実装した後の断面図である。 第２図は従来例の断面図である。
Claims (1)
- 半導体素子の突起電極を、配線基板上の保護膜に設け
たコンタクトホールを貫通して、前記配線基板上の導体
配線に圧接させ、この状態で樹脂により前記半導体素子
と前記配線基板を固着した半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135051A JPH0429339A (ja) | 1990-05-24 | 1990-05-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2135051A JPH0429339A (ja) | 1990-05-24 | 1990-05-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0429339A true JPH0429339A (ja) | 1992-01-31 |
Family
ID=15142779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2135051A Pending JPH0429339A (ja) | 1990-05-24 | 1990-05-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0429339A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270496A (ja) * | 1997-03-27 | 1998-10-09 | Hitachi Ltd | 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法 |
| JP2002313840A (ja) * | 2001-04-17 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 半導体素子実装基板及びその製造方法 |
| JP2014130993A (ja) * | 2012-11-28 | 2014-07-10 | Waseda Univ | 積層構造体の製造方法 |
-
1990
- 1990-05-24 JP JP2135051A patent/JPH0429339A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10270496A (ja) * | 1997-03-27 | 1998-10-09 | Hitachi Ltd | 電子装置、情報処理装置、半導体装置並びに半導体チップの実装方法 |
| JP2002313840A (ja) * | 2001-04-17 | 2002-10-25 | Matsushita Electric Ind Co Ltd | 半導体素子実装基板及びその製造方法 |
| JP2014130993A (ja) * | 2012-11-28 | 2014-07-10 | Waseda Univ | 積層構造体の製造方法 |
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