JPH02155257A - 半導体実装装置 - Google Patents

半導体実装装置

Info

Publication number
JPH02155257A
JPH02155257A JP63309476A JP30947688A JPH02155257A JP H02155257 A JPH02155257 A JP H02155257A JP 63309476 A JP63309476 A JP 63309476A JP 30947688 A JP30947688 A JP 30947688A JP H02155257 A JPH02155257 A JP H02155257A
Authority
JP
Japan
Prior art keywords
semiconductor element
young
pressure body
deformation
conductor wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63309476A
Other languages
English (en)
Inventor
Tomohiko Suzuki
知彦 鈴木
Izumi Okamoto
岡本　泉
Masayoshi Mihata
御幡　正芳
Kenzo Hatada
畑田　賢造
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP63309476A priority Critical patent/JPH02155257A/ja
Publication of JPH02155257A publication Critical patent/JPH02155257A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/0711—Apparatus therefor
    • H10W72/07141—Means for applying energy, e.g. ovens or lasers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/072—Connecting or disconnecting of bump connectors
    • H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Electronic Switches (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、半導体の実装装置に関するものである。
従来の技術 従来の技術を第２図とともに説明する。まず第２　図ａ
に示す様にセラミック、ガラス、ガラスエポキシ等より
なる配線基板１の導体配線２を有する面に、紫外線硬化
あるいは熱硬化等の接着樹脂３を塗布する。導体配線２
はＣｒ−ムＵ２人／、ＩＴＯ。
厚膜人Ｕペースト等である。次に第２図すに示す様に半
導体素子４のＡｕ　、　Ｃｕ　、　ｋｌ　、半田等より
なる突起電極５と導体配線２とを一致させ半導体素子４
をガラス等よりなる加圧体６により加圧し配線基板１に
押し当てる。この時、導体配線２上の接着樹脂３は周囲
に押し出され、半導体素子４の突起電極５と導体配線２
は電気的に接触する。
この状態で接着樹脂３を紫外線照射あるいは加熱により
硬化させ、半導体素子４の突起電極６と導体配線２とを
電気的に接続し、同時に半導体素子４を配線基板１に固
着することができる。
発明が解決しようとする課題 前述した従来の技術では、半導体素子４を加圧する際、
加圧体６を形成するガラス等の材質のヤング率はシリコ
ン等よシなる半導体素子４のヤング率よシ低くかつ、加
圧体６と半導体素子４の接触部において、加圧体６が半
導体素子４より面積が広く、半導体素子４が全面加圧体
６と接しているため、加圧時に接触面圧の分布状態は均
一にならず、ヤング率の低い加圧体ｅの半導体素子４の
外周部に相当する部分の応力が非常に大きくなる。
よって半導体素子４は突起電極５の圧縮変形量の違いに
より凸状に変形し、固着される。このため、配線基板１
の導体配線２と半導体素子４の突起電極６が初期に電気
的接触がなされている場合でも、高温時や吸湿時の接着
樹脂３の強度低下時に半導体素子４の変形の復元力が働
き、突起電極５と導体配線２の接触が剥離し、電気的オ
ーブンが発生する等、信頼性が低下する要因となる。
課題を解決するための手段 本発明は前記問題点を解決するために、加圧体をヤング
率が半導体素子の材質よりも高い材質により形成したも
のである。
作用 加圧体材質のヤング率を半導体素子材質のヤング率よシ
高くすることにより、半導体素子の加圧体との接触面の
周辺部への応力集中を緩和させることができる。これに
よって半導体素子の凸方向の変形量を小さくできるので
、高温時や吸湿時の接着強度の低下による、半導体素子
の変形復元力を低下させることができ、電気的接続の信
頼性を確保できるものである。
実施例 本発明の一実施例を第１図と共に説明する。
まず第１図ａに示す様に、セラミック、ガラス等よりな
る配線基板１の上に半導体素子４を固着する部分に紫外
線硬化あるいは熱硬化等の接着樹脂３を塗布する。配線
基板１の厚みは０．１〜３．Ｏｎ程度である。また、接
着樹脂３はエポキシ、シリコン、アクリル等であシ、塗
布方法はデイスペンサ法、印刷法等を用いる。次に第１
図すに示す様に、半導体素子４の突起電極６と導体配線
２を一致させ、半導体素子４を配線基板１に加圧体６に
より加圧する。導体配線２はＯｒ　−Ａｕ　、人／、Ｉ
ＴＯ。
厚膜ムＵペースト等であり、その厚みは０．１〜３５μ
ｍ程度である。また突起電極６はＡｕ、Ｃｕ。
ムｅ、半田等よりなる。この時、加圧体６は、サファイ
ア、ダイアモンド等、半導体素子４の材質よりもヤング
率が高い材質により形成する。これによシ第１図Ｃのご
とく半導体素子４周辺部への応力集中が緩和され、半導
体素子４の凸方向の変形量を小さくおさえることが可能
となる。この後、加圧したまま接着樹脂３を紫外線硬化
あるいは加熱により硬化させることにより、半導体素子
４の突起室ｆＭｓと導体配線２の電気的接続と半導体素
子４の機械的保持が完了される。
発明の効果 本発明の効果を以下に示す。
（１）半導体素子よりも高いヤング率を有する加圧体に
て半導体素子を加圧することにより、半導体素子の周縁
の変形量を緩和させることができるので、半導体素子の
変形復元力を低下させて高信頼性を得ることができる。
（２）加圧体と半導体素子の接触部で、加圧体面積を半
導体素子面積より広くすることができ、逆の場合に較べ
て、半導体素子を均一に加圧するために必要な、加圧体
と半導体素子の中心位置合わせ精度の許容範囲が広がる
。よって生産性が向上する。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は従来例の
断面図である。 １・・・・・・配線基板、２・・・・・・導体配線、３
・・・・・・接着樹脂、４・・・・・・半導体素子、５
・・・・・・半導体素子の突起電極、６・・・・・・加
圧体。 代理人の氏名　弁理士　粟　野　重　孝　ほか１名第 図 第 図 、３

Claims (1)

    【特許請求の範囲】
  1. 　導体配線を有した絶縁性基板と、突起電極を有する半
    導体素子の間に絶縁性樹脂を介在させ、前記半導体素子
    を前記絶縁性基板の導体配線部に、前記半導体素子より
    も硬い材質の加圧体により加圧した状態で前記絶縁性樹
    脂を硬化させることにより、前記半導体素子を前記絶縁
    性基板に固着し、前記導体配線と前記突起電極とを電気
    的に接続する半導体実装装置。
JP63309476A 1988-12-07 1988-12-07 半導体実装装置 Pending JPH02155257A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63309476A JPH02155257A (ja) 1988-12-07 1988-12-07 半導体実装装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63309476A JPH02155257A (ja) 1988-12-07 1988-12-07 半導体実装装置

Publications (1)

Publication Number Publication Date
JPH02155257A true JPH02155257A (ja) 1990-06-14

Family

ID=17993443

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63309476A Pending JPH02155257A (ja) 1988-12-07 1988-12-07 半導体実装装置

Country Status (1)

Country Link
JP (1) JPH02155257A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998030073A1 (en) * 1996-12-27 1998-07-09 Matsushita Electric Industrial Co., Ltd. Method and device for mounting electronic component on circuit board
US6189208B1 (en) 1998-09-11 2001-02-20 Polymer Flip Chip Corp. Flip chip mounting technique
US6219911B1 (en) 1998-03-23 2001-04-24 Polymer Flip Chip Corp. Flip chip mounting technique
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique
US7551329B2 (en) 2002-06-20 2009-06-23 Rohm Co., Ltd. Led chip mounting structure and image reader having same

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1998030073A1 (en) * 1996-12-27 1998-07-09 Matsushita Electric Industrial Co., Ltd. Method and device for mounting electronic component on circuit board
KR100384314B1 (ko) * 1996-12-27 2003-05-16 마츠시타 덴끼 산교 가부시키가이샤 회로기판에의 전자부품 실장방법 및 장치
US6981317B1 (en) 1996-12-27 2006-01-03 Matsushita Electric Industrial Co., Ltd. Method and device for mounting electronic component on circuit board
US6219911B1 (en) 1998-03-23 2001-04-24 Polymer Flip Chip Corp. Flip chip mounting technique
US6189208B1 (en) 1998-09-11 2001-02-20 Polymer Flip Chip Corp. Flip chip mounting technique
US6410415B1 (en) 1999-03-23 2002-06-25 Polymer Flip Chip Corporation Flip chip mounting technique
US7551329B2 (en) 2002-06-20 2009-06-23 Rohm Co., Ltd. Led chip mounting structure and image reader having same

Similar Documents

Publication Publication Date Title
JPS60191228A (ja) 表示装置の接続構造
KR100300758B1 (ko) 반도체장치와 그 제조방법
JPH0797597B2 (ja) 半導体装置
JPH02155257A (ja) 半導体実装装置
JPH04363032A (ja) 半導体装置
JPH0558660B2 (ja)
JPH02133936A (ja) 半導体装置
JPH04171949A (ja) 半導体装置の製造方法及び半導体装置の製造装置
JPH02285650A (ja) 半導体装置及びその製造方法
JPH02122531A (ja) 電子部品の実装装置
JPS62132331A (ja) 半導体装置の製造方法
JPH0340458A (ja) 半導体装置およびその製造方法
JP2002134558A (ja) 半導体装置及びその製造方法
JPH01160029A (ja) 半導体装置
JP2847954B2 (ja) 半導体装置の製造方法
JPS6313337A (ja) 半導体素子の実装方法
JP2000150580A (ja) 半導体素子実装装置および半導体素子実装方法
JP2558512B2 (ja) 半導体装置
JPH0437044A (ja) 半導体装置の実装方法
JPS63227029A (ja) 半導体装置の製造方法
JPS6461923A (en) Surface mounting for semiconductor element
JPS62281340A (ja) 接続体
JPH02110950A (ja) 半導体装置
JPH0429339A (ja) 半導体装置
JPH03241847A (ja) 半導体装置の実装構造