JPH04294390A - 走査回路 - Google Patents
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- JPH04294390A JPH04294390A JP3083499A JP8349991A JPH04294390A JP H04294390 A JPH04294390 A JP H04294390A JP 3083499 A JP3083499 A JP 3083499A JP 8349991 A JP8349991 A JP 8349991A JP H04294390 A JPH04294390 A JP H04294390A
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- 238000010586 diagram Methods 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
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- Liquid Crystal (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、主に大面積液晶ディス
プレイ等に用いられる走査回路に関する。
プレイ等に用いられる走査回路に関する。
【０００２】
【従来の技術】液晶ディスプレイの小型化、低コスト化
、高信頼性を目的として、薄膜駆動回路を一体化して作
製する技術がある。これは画素電極と同一基板上に周辺
駆動回路を設置することにより、接続端子の数および外
部駆動ＩＣの数の大幅な削減が可能なこと、また大面積
、高密度のボンディング工程の限界から生ずる信頼性の
問題を解決できるというコンセプトに基づくものである
。
、高信頼性を目的として、薄膜駆動回路を一体化して作
製する技術がある。これは画素電極と同一基板上に周辺
駆動回路を設置することにより、接続端子の数および外
部駆動ＩＣの数の大幅な削減が可能なこと、また大面積
、高密度のボンディング工程の限界から生ずる信頼性の
問題を解決できるというコンセプトに基づくものである
。
【０００３】シフトレジスタとバッファで構成される走
査回路は、たとえばアクティブマトリクス液晶ディスプ
レイにおいて垂直駆動回路、あるいはブロックパルスを
走査する回路として上記薄膜駆動回路の重要な構成要素
となる。図６は従来の走査回路の（２Ｎ−１）ビット目
、（２Ｎ）ビット目を示す図である（Ｎは自然数）。 シフトレジスタ６０１は入力された信号をクロックφ１
、−φ１（−はバー、“反転”を示す）によりクロック
の周期だけ遅らせて次段のシフトレジスタへ順次転送し
ていくことができ、各シフトレジスタの出力は出力バッ
ファ１０７を通して走査パルス信号として出力される。 図７は図６に示した従来の走査回路の動作を説明するた
めのタイミングチャートである。この場合、（２Ｎ−１
）ビット目、（２Ｎ）ビット目の走査パルス信号はそれ
ぞれシフトレジスタの出力Ａ，Ｂと同じタイミングで出
力される。
査回路は、たとえばアクティブマトリクス液晶ディスプ
レイにおいて垂直駆動回路、あるいはブロックパルスを
走査する回路として上記薄膜駆動回路の重要な構成要素
となる。図６は従来の走査回路の（２Ｎ−１）ビット目
、（２Ｎ）ビット目を示す図である（Ｎは自然数）。 シフトレジスタ６０１は入力された信号をクロックφ１
、−φ１（−はバー、“反転”を示す）によりクロック
の周期だけ遅らせて次段のシフトレジスタへ順次転送し
ていくことができ、各シフトレジスタの出力は出力バッ
ファ１０７を通して走査パルス信号として出力される。 図７は図６に示した従来の走査回路の動作を説明するた
めのタイミングチャートである。この場合、（２Ｎ−１
）ビット目、（２Ｎ）ビット目の走査パルス信号はそれ
ぞれシフトレジスタの出力Ａ，Ｂと同じタイミングで出
力される。
【０００４】
【発明が解決しようとする課題】ところで、液晶ディス
プレイの大面積化に伴い、無欠陥の周辺駆動回路を形成
することは現状のプロセス技術では非常に困難である。 特にシフトレジスタを用いた走査回路においては、シフ
トレジスタを直列接続した構成をとる為、途中の段に１
個でも欠陥が存在した場合その段以降は信号を転送する
ことができず、シフトレジスタの歩留まりは非常に低い
ところに留まり、それ故、シフトレジスタの歩留まりの
悪さが液晶ディスプレイ装置全体の歩留まりを低下させ
る大きな要因となっている。
プレイの大面積化に伴い、無欠陥の周辺駆動回路を形成
することは現状のプロセス技術では非常に困難である。 特にシフトレジスタを用いた走査回路においては、シフ
トレジスタを直列接続した構成をとる為、途中の段に１
個でも欠陥が存在した場合その段以降は信号を転送する
ことができず、シフトレジスタの歩留まりは非常に低い
ところに留まり、それ故、シフトレジスタの歩留まりの
悪さが液晶ディスプレイ装置全体の歩留まりを低下させ
る大きな要因となっている。
【０００５】本発明は上記問題点を解決する為に、欠陥
が存在した場合においても回路構成によって自動的に欠
陥を回避し、完全動作する高歩留まりの走査回路を提供
することを目的としている。
が存在した場合においても回路構成によって自動的に欠
陥を回避し、完全動作する高歩留まりの走査回路を提供
することを目的としている。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に記載の発明にあっては、２個以上の容量
性負荷を順次選択走査する走査回路において、前段より
送られてきたパルス信号を入力信号とし、第１のクロッ
ク信号で制御される遅延回路と、前記パルス信号を入力
信号とし、前記第１のクロック信号で制御される第１の
スイッチングトランジスタと、前記遅延回路の出力信号
と前記第１のスイッチングトランジスタの出力信号を入
力信号とする排他的論理和回路と、前記第１のスイッチ
ングトランジスタの出力信号を入力信号とする正転バッ
ファ回路と、前記遅延回路の出力信号を入力信号とし、
前記排他的論理和回路の出力を反転した信号で制御され
る第２のスイッチングトランジスタと、前記正転バッフ
ァ回路の出力信号を入力信号とし、前記排他的論理和回
路の出力信号で制御される第３のスイッチングトランジ
スタと、前記第２のスイッチングトランジスタおよび前
記第３のスイッチングトランジスタの出力信号を入力信
号とし、前記第１のクロック信号もしくは第２のクロッ
ク信号で制御される出力バッファ回路とを具備すること
を特徴とする。
に、請求項１に記載の発明にあっては、２個以上の容量
性負荷を順次選択走査する走査回路において、前段より
送られてきたパルス信号を入力信号とし、第１のクロッ
ク信号で制御される遅延回路と、前記パルス信号を入力
信号とし、前記第１のクロック信号で制御される第１の
スイッチングトランジスタと、前記遅延回路の出力信号
と前記第１のスイッチングトランジスタの出力信号を入
力信号とする排他的論理和回路と、前記第１のスイッチ
ングトランジスタの出力信号を入力信号とする正転バッ
ファ回路と、前記遅延回路の出力信号を入力信号とし、
前記排他的論理和回路の出力を反転した信号で制御され
る第２のスイッチングトランジスタと、前記正転バッフ
ァ回路の出力信号を入力信号とし、前記排他的論理和回
路の出力信号で制御される第３のスイッチングトランジ
スタと、前記第２のスイッチングトランジスタおよび前
記第３のスイッチングトランジスタの出力信号を入力信
号とし、前記第１のクロック信号もしくは第２のクロッ
ク信号で制御される出力バッファ回路とを具備すること
を特徴とする。
【０００７】また、請求項２に記載の発明にあっては、
前記出力バッファ回路は、入力信号を反転出力するイン
バータ回路と、前記インバータ回路の出力信号と前記第
１のクロック信号もしくは前記第２のクロック信号を入
力信号とするＮＯＲ回路と、このＮＯＲ回路の出力信号
を入力信号とする正転バッファ回路とで構成されている
。
前記出力バッファ回路は、入力信号を反転出力するイン
バータ回路と、前記インバータ回路の出力信号と前記第
１のクロック信号もしくは前記第２のクロック信号を入
力信号とするＮＯＲ回路と、このＮＯＲ回路の出力信号
を入力信号とする正転バッファ回路とで構成されている
。
【０００８】請求項３に記載の発明にあっては、前記排
他的論理和回路をＮＡＮＤ回路に置き換えて構成してい
る。
他的論理和回路をＮＡＮＤ回路に置き換えて構成してい
る。
【０００９】請求項４に記載の発明にあっては、偶数段
目を制御する前記第１のクロック信号と奇数段目を制御
する前記第１のクロック信号とを逆相の関係にしている
。
目を制御する前記第１のクロック信号と奇数段目を制御
する前記第１のクロック信号とを逆相の関係にしている
。
【００１０】請求項５に記載の発明にあっては、前記第
１のクロック信号の周期をＴとした場合、前記第２のク
ロック信号として前記第１のクロック信号に対する位相
θをＯ＜θ＜（１／４）×Ｔだけ進ませている。
１のクロック信号の周期をＴとした場合、前記第２のク
ロック信号として前記第１のクロック信号に対する位相
θをＯ＜θ＜（１／４）×Ｔだけ進ませている。
【００１１】
【作用】上記のような手段を採ることにより、前記遅延
回路に欠陥が存在しその出力信号が誤りである場合には
、前記排他的論理和回路の出力信号はローレベルとなり
、前記第２のスイッチングトランジスタはＯＦＦ状態に
、前記第３のスイッチングトランジスタはＯＮ状態にな
り、前記正転バッファ回路の出力信号が出力バッファ回
路および次段の走査回路の入力信号として出力される。 ここで、前記正転バッファ回路の出力信号は、前記遅延
回路が正常である場合の出力信号と同一であるので、走
査回路は正常に動作することができる。
回路に欠陥が存在しその出力信号が誤りである場合には
、前記排他的論理和回路の出力信号はローレベルとなり
、前記第２のスイッチングトランジスタはＯＦＦ状態に
、前記第３のスイッチングトランジスタはＯＮ状態にな
り、前記正転バッファ回路の出力信号が出力バッファ回
路および次段の走査回路の入力信号として出力される。 ここで、前記正転バッファ回路の出力信号は、前記遅延
回路が正常である場合の出力信号と同一であるので、走
査回路は正常に動作することができる。
【００１２】また、前記遅延回路に欠陥が存在し、かつ
排他的論理和回路内にその出力がローレベルに固定され
る欠陥が存在している場合においても、同様に前記正転
バッファ回路の出力が選択されるため前記走査回路が正
常に動作する。
排他的論理和回路内にその出力がローレベルに固定され
る欠陥が存在している場合においても、同様に前記正転
バッファ回路の出力が選択されるため前記走査回路が正
常に動作する。
【００１３】逆に前記正転バッファ回路に欠陥が存在し
ている場合でも、前記遅延回路が正常であれば、前記排
他的論理和回路の出力信号はハイレベルとなり、前記第
２のスイッチングトランジスタはＯＮ状態に、前記第３
のスイッチングトランジスタはＯＦＦ状態になり、前記
遅延回路の出力信号が前記出力バッファ回路、および次
段の走査回路の入力信号として出力され、前記走査回路
は正常に動作する。
ている場合でも、前記遅延回路が正常であれば、前記排
他的論理和回路の出力信号はハイレベルとなり、前記第
２のスイッチングトランジスタはＯＮ状態に、前記第３
のスイッチングトランジスタはＯＦＦ状態になり、前記
遅延回路の出力信号が前記出力バッファ回路、および次
段の走査回路の入力信号として出力され、前記走査回路
は正常に動作する。
【００１４】また、前記正転バッファ回路に欠陥が存在
し、かつ前記ＥＸＯＲ回路内にその出力をハイレベルに
固定する欠陥が存在している場合においても、同様に前
記遅延回路の出力が選択されるので前記走査回路は正常
に動作する。
し、かつ前記ＥＸＯＲ回路内にその出力をハイレベルに
固定する欠陥が存在している場合においても、同様に前
記遅延回路の出力が選択されるので前記走査回路は正常
に動作する。
【００１５】以上述べたように、走査回路内にいくつか
欠陥が存在しても正常動作する走査回路を実現できるの
で、走査回路の歩留まりを著しく向上させることができ
る。
欠陥が存在しても正常動作する走査回路を実現できるの
で、走査回路の歩留まりを著しく向上させることができ
る。
【００１６】
【実施例】以下に本発明の走査回路の実施例を詳細に説
明する。
明する。
【００１７】［実施例１］図１は本発明の走査回路の第
１の実施例の構成を示す図である。図には奇数ビット目
と偶数ビット目が示されている。本実施例はＮＭＯＳで
構成したものであり、１０１はクロックφ１あるいは−
φ１で制御される遅延回路、１０２は同じくクロックφ
１、あるいは−φ１で制御される第１のスイッチングト
ランジスタ、１０３は前記遅延回路の出力信号の正誤を
診断して第２のスイッチングトランジスタ１０５、およ
び第３のスイッチングトランジスタ１０６の制御信号を
出力するイクスクルーシブノア回路（以下ＥＸＮＯＲ回
路と記す。）、１０４は前記遅延回路の予備回路として
働く正転バッファ回路、１０７は前記クロックφ１ある
いは−φ１で制御される出力バッファ回路である。この
出力バッファ回路１０７は、インバータ回路と、このイ
ンバータ回路の出力およびクロックφ１（あるいは−φ
１）を入力信号とするＮＯＲ回路と、正転バッファ回路
とで構成されている。ここで、図２にこの実施例のタイ
ミングチャートを示す。
１の実施例の構成を示す図である。図には奇数ビット目
と偶数ビット目が示されている。本実施例はＮＭＯＳで
構成したものであり、１０１はクロックφ１あるいは−
φ１で制御される遅延回路、１０２は同じくクロックφ
１、あるいは−φ１で制御される第１のスイッチングト
ランジスタ、１０３は前記遅延回路の出力信号の正誤を
診断して第２のスイッチングトランジスタ１０５、およ
び第３のスイッチングトランジスタ１０６の制御信号を
出力するイクスクルーシブノア回路（以下ＥＸＮＯＲ回
路と記す。）、１０４は前記遅延回路の予備回路として
働く正転バッファ回路、１０７は前記クロックφ１ある
いは−φ１で制御される出力バッファ回路である。この
出力バッファ回路１０７は、インバータ回路と、このイ
ンバータ回路の出力およびクロックφ１（あるいは−φ
１）を入力信号とするＮＯＲ回路と、正転バッファ回路
とで構成されている。ここで、図２にこの実施例のタイ
ミングチャートを示す。
【００１８】本実施例においては、遅延回路１０１の出
力の正誤をＥＸＮＯＲ回路１０３で診断し、この判断結
果によって第２、第３のスイッチングトランジスタ１０
５，１０６を制御する。これにより、遅延回路が正しい
場合には遅延回路の出力を、また、誤りである場合には
正転バッファ回路１０４の出力をＡ点、Ｂ点に出力する
。Ａ点に出力された信号は出力バッファ１０７により、
クロックφ１がローレベルとなる期間に（２Ｎ−１）番
目の出力信号として取り出される。またＢ点に出力され
た信号は、同じく出力バッファ１０７により、クロック
−φ１がローレベルとなる期間に（２Ｎ）番目の出力信
号として取り出される。上述の走査回路を実際にｐｏｌ
ｙ−ＳｉＴＦＴをガラス基板上に集積して作製した結果
、歩留まりが従来の５０％から７０％に向上した。
力の正誤をＥＸＮＯＲ回路１０３で診断し、この判断結
果によって第２、第３のスイッチングトランジスタ１０
５，１０６を制御する。これにより、遅延回路が正しい
場合には遅延回路の出力を、また、誤りである場合には
正転バッファ回路１０４の出力をＡ点、Ｂ点に出力する
。Ａ点に出力された信号は出力バッファ１０７により、
クロックφ１がローレベルとなる期間に（２Ｎ−１）番
目の出力信号として取り出される。またＢ点に出力され
た信号は、同じく出力バッファ１０７により、クロック
−φ１がローレベルとなる期間に（２Ｎ）番目の出力信
号として取り出される。上述の走査回路を実際にｐｏｌ
ｙ−ＳｉＴＦＴをガラス基板上に集積して作製した結果
、歩留まりが従来の５０％から７０％に向上した。
【００１９】なお、本実施例においては、出力バッファ
を制御するクロック信号としてクロックφ１、−φ１を
採用したが、クロックφ１、−φ１に対して位相θをそ
れぞれ（１／４）×Ｔだけ進ませたクロック信号を用い
ても良い。
を制御するクロック信号としてクロックφ１、−φ１を
採用したが、クロックφ１、−φ１に対して位相θをそ
れぞれ（１／４）×Ｔだけ進ませたクロック信号を用い
ても良い。
【００２０】［実施例２］図３は本発明の走査回路の第
２の実施例の構成を示す図である。本実施例ではＥＸＮ
ＯＲ回路の代わりにＮＡＮＤ回路を用いている点で実施
例１と異なる。本回路では遅延回路の出力信号に誤りが
ある場合には実施例１と同様に正転バッファ回路１０４
の出力が走査回路の出力信号として取り出される。遅延
回路が正常である場合には、ハイレベル出力は遅延回路
１０１から取り出されるが、ローレベル出力は正転バッ
ファ回路１０４から取り出される。従って、遅延回路が
正常であっても正転バッファ回路１０４がハイレベルに
固定されるような欠陥が存在する場合には走査回路は正
常の動作しない。しかしながら、前記ＥＸＮＯＲ回路１
０３がトランジスタ１１個を必要とするのに対し、ＮＡ
ＮＤ回路はトランジスタ３個で構成でき、回路面積を小
さくすることができる。その結果、遅延回路１０１の正
誤を診断する回路の歩留まりを向上することができると
いう利点がある。
２の実施例の構成を示す図である。本実施例ではＥＸＮ
ＯＲ回路の代わりにＮＡＮＤ回路を用いている点で実施
例１と異なる。本回路では遅延回路の出力信号に誤りが
ある場合には実施例１と同様に正転バッファ回路１０４
の出力が走査回路の出力信号として取り出される。遅延
回路が正常である場合には、ハイレベル出力は遅延回路
１０１から取り出されるが、ローレベル出力は正転バッ
ファ回路１０４から取り出される。従って、遅延回路が
正常であっても正転バッファ回路１０４がハイレベルに
固定されるような欠陥が存在する場合には走査回路は正
常の動作しない。しかしながら、前記ＥＸＮＯＲ回路１
０３がトランジスタ１１個を必要とするのに対し、ＮＡ
ＮＤ回路はトランジスタ３個で構成でき、回路面積を小
さくすることができる。その結果、遅延回路１０１の正
誤を診断する回路の歩留まりを向上することができると
いう利点がある。
【００２１】本実施例の走査回路の駆動方法は実施例１
と同様である。 ［実施例３］図４は本発明の走査回路の第３の実施例の
構成を示す図である。本実施例ではＣＭＯＳスタティッ
ク回路で構成した点で実施例１，２と異なる。スタティ
ック構成としているため、正転バッファ１０４にもクロ
ックφ１、−φ１で制御されるフィードバック回路を設
置してある。基本アルゴリズムは実施例１と同様である
。
と同様である。 ［実施例３］図４は本発明の走査回路の第３の実施例の
構成を示す図である。本実施例ではＣＭＯＳスタティッ
ク回路で構成した点で実施例１，２と異なる。スタティ
ック構成としているため、正転バッファ１０４にもクロ
ックφ１、−φ１で制御されるフィードバック回路を設
置してある。基本アルゴリズムは実施例１と同様である
。
【００２２】ＣＭＯＳで構成した本実施例は、ＮＭＯＳ
で構成した実施例１，２に比較して消費電力、動作マー
ジンの点で有利である。また、トランジスタ総数は増加
するが、回路面積が同等か、それ以下に小さくすること
も可能であり、歩留まりをさらに向上させることができ
る。
で構成した実施例１，２に比較して消費電力、動作マー
ジンの点で有利である。また、トランジスタ総数は増加
するが、回路面積が同等か、それ以下に小さくすること
も可能であり、歩留まりをさらに向上させることができ
る。
【００２３】［実施例４］図５は本発明の走査回路の第
４の実施例の構成を示す図である。遅延回路１０１の出
力の正誤を診断するためのＥＸＮＯＲ回路１０３（図４
参照）をＥＸＯＲ回路５０１とした点で実施例３と異な
る。本実施例で用いたＥＸＯＲ回路５０１はトランジス
タ６個で構成でき、トランジスタ１４個で構成されるＥ
ＸＮＯＲ回路１０３を用いた実施例３に比べて診断回路
の面積を小さくでき、さらに歩留まりを向上させること
ができる。
４の実施例の構成を示す図である。遅延回路１０１の出
力の正誤を診断するためのＥＸＮＯＲ回路１０３（図４
参照）をＥＸＯＲ回路５０１とした点で実施例３と異な
る。本実施例で用いたＥＸＯＲ回路５０１はトランジス
タ６個で構成でき、トランジスタ１４個で構成されるＥ
ＸＮＯＲ回路１０３を用いた実施例３に比べて診断回路
の面積を小さくでき、さらに歩留まりを向上させること
ができる。
【００２４】
【発明の効果】以上説明したように、本発明の走査回路
を適用すれば、遅延回路か、そのスペア回路となる正転
バッファ回路のうちどちらか一方が正常であれば完全動
作する走査回路を実現することができる。また、欠陥救
済方法は論理回路構成による自己救済型のものなので、
欠陥場所を見つけるための欠陥検出回路を必要とせず、
また、レーザトリミングによる欠陥救済のような余分な
工程も必要としない等のメリットも多く、周辺駆動回路
一体型液晶ディスプレイの歩留まりを向上させるのに極
めて有効である。
を適用すれば、遅延回路か、そのスペア回路となる正転
バッファ回路のうちどちらか一方が正常であれば完全動
作する走査回路を実現することができる。また、欠陥救
済方法は論理回路構成による自己救済型のものなので、
欠陥場所を見つけるための欠陥検出回路を必要とせず、
また、レーザトリミングによる欠陥救済のような余分な
工程も必要としない等のメリットも多く、周辺駆動回路
一体型液晶ディスプレイの歩留まりを向上させるのに極
めて有効である。
【図１】この発明の走査回路の第１の実施例の構成を示
す回路図である。
す回路図である。
【図２】図１に示す走査回路のタイミングチャートであ
る。
る。
【図３】この発明の第２の実施例の構成を示す回路図で
ある。
ある。
【図４】この発明の第３の実施例の構成を示す回路図で
ある。
ある。
【図５】この発明の第４の実施例の構成を示す回路図で
ある。
ある。
【図６】従来の走査回路の構成を示す回路図である。
【図７】従来の走査回路のタイミングチャートである。
１０１ 遅延回路
１０２ 第１のスイッチングトランジスタ１０３
ＥＸＮＯＲ回路 １０４ 正転バッファ回路 １０５ 第２のスイッチングトランジスタ１０６
第３のスイッチングトランジスタ１０７ 出力バッフ
ァ回路 ５０１ ＥＸＯＲ回路 ６０１ １ビットシフトレジスタ
ＥＸＮＯＲ回路 １０４ 正転バッファ回路 １０５ 第２のスイッチングトランジスタ１０６
第３のスイッチングトランジスタ１０７ 出力バッフ
ァ回路 ５０１ ＥＸＯＲ回路 ６０１ １ビットシフトレジスタ
Claims (5)
- 【請求項１】 ２個以上の容量性負荷を順次選択走査
する走査回路において、前段より送られてきたパルス信
号を入力信号とし、第１のクロック信号で制御される遅
延回路と、前記パルス信号を入力信号とし、前記第１の
クロック信号で制御される第１のスイッチングトランジ
スタと、前記遅延回路の出力信号と前記第１のスイッチ
ングトランジスタの出力信号を入力信号とする排他的論
理和回路と、前記第１のスイッチングトランジスタの出
力信号を入力信号とする正転バッファ回路と、前記遅延
回路の出力信号を入力信号とし、前記排他的論理和回路
の出力を反転した信号で制御される第２のスイッチング
トランジスタと、前記正転バッファ回路の出力信号を入
力信号とし、前記排他的論理和回路の出力信号で制御さ
れる第３のスイッチングトランジスタと、前記第２のス
イッチングトランジスタおよび前記第３のスイッチング
トランジスタの出力信号を入力信号とし、前記第１のク
ロック信号もしくは第２のクロック信号で制御される出
力バッファ回路とを具備することを特徴とする走査回路
。 - 【請求項２】 前記出力バッファ回路は、入力信号を
反転出力するインバータ回路と、前記インバータ回路の
出力信号と前記第１のクロック信号もしくは前記第２の
クロック信号を入力信号とするＮＯＲ回路と、このＮＯ
Ｒ回路の出力信号を入力信号とする正転バッファ回路と
で構成されていることを特徴とする請求項１記載の走査
回路。 - 【請求項３】 前記排他的論理和回路をＮＡＮＤ回路
に置き換えて構成したことを特徴とする請求項１記載の
走査回路。 - 【請求項４】 偶数段目を制御する前記第１のクロッ
ク信号と奇数段目を制御する前記第１のクロック信号と
を逆相の関係にしたことを特徴とする請求項１記載の走
査回路。 - 【請求項５】 前記第１のクロック信号の周期をＴと
した場合、前記第２のクロック信号として前記第１のク
ロック信号に対する位相θをＯ＜θ＜（１／４）×Ｔだ
け進ませた特徴とする請求項１記載の走査回路。
Priority Applications (4)
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