JPH04294462A - カラー画像処理装置 - Google Patents
カラー画像処理装置Info
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- JPH04294462A JPH04294462A JP8323091A JP8323091A JPH04294462A JP H04294462 A JPH04294462 A JP H04294462A JP 8323091 A JP8323091 A JP 8323091A JP 8323091 A JP8323091 A JP 8323091A JP H04294462 A JPH04294462 A JP H04294462A
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- JP
- Japan
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- processors
- image
- image processing
- color
- data
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- Multi Processors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ファイルシステム等
に用いられ、カラー画像（静止画）を加工、処理し、複
数の画面を切り替えあるいは同時に表示可能とするカラ
ー画像処理装置に係り、更に詳しくはそのカラー画像の
加工、処理の高速化を図るカラー画像処理装置に関する
ものである。
に用いられ、カラー画像（静止画）を加工、処理し、複
数の画面を切り替えあるいは同時に表示可能とするカラ
ー画像処理装置に係り、更に詳しくはそのカラー画像の
加工、処理の高速化を図るカラー画像処理装置に関する
ものである。
【０００２】
【従来例】一般に、画像処理においては、カラー自然画
像の情報量が多く、そのカラー画像データの処理に時間
がかかることから、高速の画像処理プロセッサあるいは
複数のプロセッサを用い、その高速化を図っている。ま
た、複数のプロセッサを用いる場合、例えば図２に示す
ように、複数のプロセッサエレメント（ＰＥ）を用いて
画像処理を行なうことができ、そのプロセッサエレメン
トの分担する機能と並べ方により、種々高速化方式を採
ることができる。これら高速化方式の１つとして、例え
ば一定の単位の画像処理を行ないながら、必要な段階で
他のプロセッサとデータの授受を行ない、しかも全体と
しての処理を並列に行なう並列型の画像処理プロセッサ
が実現されている。
像の情報量が多く、そのカラー画像データの処理に時間
がかかることから、高速の画像処理プロセッサあるいは
複数のプロセッサを用い、その高速化を図っている。ま
た、複数のプロセッサを用いる場合、例えば図２に示す
ように、複数のプロセッサエレメント（ＰＥ）を用いて
画像処理を行なうことができ、そのプロセッサエレメン
トの分担する機能と並べ方により、種々高速化方式を採
ることができる。これら高速化方式の１つとして、例え
ば一定の単位の画像処理を行ないながら、必要な段階で
他のプロセッサとデータの授受を行ない、しかも全体と
しての処理を並列に行なう並列型の画像処理プロセッサ
が実現されている。
【０００３】
【発明が解決しようとする課題】しかし、上記画像処理
においては、高速の画像処理プロセッサを用いた場合、
例えば非ノイマン型のデータフロー型プロセッサが考え
られるが、そのアーキテクチャとして複雑な構造となり
、そのプログラミングが難しくならざるを得ないという
問題点がある。上記並列型の画像処理プロセッサを用い
、画像を並列処理する場合も、上記高速の画像処理プロ
セッサと同じ問題点がある。
においては、高速の画像処理プロセッサを用いた場合、
例えば非ノイマン型のデータフロー型プロセッサが考え
られるが、そのアーキテクチャとして複雑な構造となり
、そのプログラミングが難しくならざるを得ないという
問題点がある。上記並列型の画像処理プロセッサを用い
、画像を並列処理する場合も、上記高速の画像処理プロ
セッサと同じ問題点がある。
【０００４】また、カラー画像の構成要素（例えばＲ，
Ｇ，Ｂ）毎に画像処理を行なう場合、上記処理プログラ
ムを各構成要素毎に独立して作成しなければならず、ま
た処理結果の画像を表示するにはその各構成要素の処理
の同期をとる必要があるが、各構成要素を相互に同期を
とることが困難であるという問題点がある。
Ｇ，Ｂ）毎に画像処理を行なう場合、上記処理プログラ
ムを各構成要素毎に独立して作成しなければならず、ま
た処理結果の画像を表示するにはその各構成要素の処理
の同期をとる必要があるが、各構成要素を相互に同期を
とることが困難であるという問題点がある。
【０００５】この発明は上記の点に鑑みなされたもので
あり、その目的はカラー画像の画像処理の高速化を図る
ことができ、その画像処理のプログラム作成を容易とし
、またカラー画像の構成要素毎の処理時に容易に同期を
とることができるようにしたカラー画像処理装置を提供
することにある。
あり、その目的はカラー画像の画像処理の高速化を図る
ことができ、その画像処理のプログラム作成を容易とし
、またカラー画像の構成要素毎の処理時に容易に同期を
とることができるようにしたカラー画像処理装置を提供
することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明は少なくともカラー画像データを所定処理
して画像メモリに書き込み、モニタ装置等の表示データ
とするカラー画像処理装置において、そのカラー画像デ
ータを各カラーの構成要素毎に同一タイミングで処理す
る同一アーキテクチャの複数のプロセッサと、これらプ
ロセッサで画像処理した各構成要素のデータを各カラー
プレーン毎に表示可能に書き込む複数の画像メモリと、
上記複数のプロセッサとこれらプロセッサに共通に割り
当てた当該装置のメモリ内システム共通領域あるいは上
記複数の画像メモリとをバスを介してそれぞれ接続する
複数の切替回路と、上記当該装置のメモリ内で上記複数
のプロセッサによる共通とするメモリ領域のアクセスを
識別し、上記複数の切替手段を切り替えるアクセス識別
回路とを備え、上記複数のプロセッサを上記各構成要素
の画像処理に割り当てるとともに、同一アーキテクチャ
で、同一クロック、同時リセットで同期をとり、それら
プロセッサのうちの１つをマスタプロセッサとし、該マ
スタのプロセッサは当該装置の基本制御を行なうととも
に、他のプロセッサを先導し、上記複数のプロセッサは
同時に各構成要素毎に画像処理を同時に行なうようにし
たことを要旨とする。
に、この発明は少なくともカラー画像データを所定処理
して画像メモリに書き込み、モニタ装置等の表示データ
とするカラー画像処理装置において、そのカラー画像デ
ータを各カラーの構成要素毎に同一タイミングで処理す
る同一アーキテクチャの複数のプロセッサと、これらプ
ロセッサで画像処理した各構成要素のデータを各カラー
プレーン毎に表示可能に書き込む複数の画像メモリと、
上記複数のプロセッサとこれらプロセッサに共通に割り
当てた当該装置のメモリ内システム共通領域あるいは上
記複数の画像メモリとをバスを介してそれぞれ接続する
複数の切替回路と、上記当該装置のメモリ内で上記複数
のプロセッサによる共通とするメモリ領域のアクセスを
識別し、上記複数の切替手段を切り替えるアクセス識別
回路とを備え、上記複数のプロセッサを上記各構成要素
の画像処理に割り当てるとともに、同一アーキテクチャ
で、同一クロック、同時リセットで同期をとり、それら
プロセッサのうちの１つをマスタプロセッサとし、該マ
スタのプロセッサは当該装置の基本制御を行なうととも
に、他のプロセッサを先導し、上記複数のプロセッサは
同時に各構成要素毎に画像処理を同時に行なうようにし
たことを要旨とする。
【０００７】
【作用】上記構成としたので、カラー画像データが各カ
ラー構成要素に分離され、この各構成要素毎に画像処理
が行われる場合、マスタの第１のプロセッサにて第２お
よび第３の画像処理プロセッサのリセット信号が発生さ
れ、制御信号およびアドレスが他の第２および第３のプ
ロセッサに出力され、かつシステム共通領域がアクセス
される。このとき、アクセス識別回路にて第１乃至第３
の切替回路がそれぞれシステム共通領域側に切替られて
いることから、第１乃至第３のプロセッサにて画像処理
プログラムのデータにしたがって同時に画像処理が行わ
れる。この画像処理中、第１乃至第３のプロセッサは同
一アーキテクチャで、同一クロック、同一プログラムの
実行で、処理手順が異ならないようになっていることか
ら、各プロセッサの同期がとられ、かつ維持されている
。
ラー構成要素に分離され、この各構成要素毎に画像処理
が行われる場合、マスタの第１のプロセッサにて第２お
よび第３の画像処理プロセッサのリセット信号が発生さ
れ、制御信号およびアドレスが他の第２および第３のプ
ロセッサに出力され、かつシステム共通領域がアクセス
される。このとき、アクセス識別回路にて第１乃至第３
の切替回路がそれぞれシステム共通領域側に切替られて
いることから、第１乃至第３のプロセッサにて画像処理
プログラムのデータにしたがって同時に画像処理が行わ
れる。この画像処理中、第１乃至第３のプロセッサは同
一アーキテクチャで、同一クロック、同一プログラムの
実行で、処理手順が異ならないようになっていることか
ら、各プロセッサの同期がとられ、かつ維持されている
。
【０００８】上記画像処理した各構成要素のデータを第
１乃至第３の画像メモリに書き込む際、アクセス識別回
路にてその第１乃至第３の画像メモリの書き込みが識別
され、第１乃至第３の切替回路がその第１乃至第３の画
像メモリ側に切り替えられ、その画像処理した各Ｒ，Ｇ
，Ｂのデータが第１乃至第３の画像メモリに書き込まれ
る。このとき、上記同様に、各Ｒ，Ｇ，Ｂプレーンの処
理は同期がとられていることから、同時に処理されたデ
ータにより、その第１乃至第３の画像メモリの内容が同
期に書き替えられる。これにより、第１乃至第３の画像
メモリに書き込まれたデータをＤ／Ａ変換部でＲ，Ｇ，
Ｂのアナログ信号に変換することにより、モニタ装置等
にはその画像処理された画像が表示される。
１乃至第３の画像メモリに書き込む際、アクセス識別回
路にてその第１乃至第３の画像メモリの書き込みが識別
され、第１乃至第３の切替回路がその第１乃至第３の画
像メモリ側に切り替えられ、その画像処理した各Ｒ，Ｇ
，Ｂのデータが第１乃至第３の画像メモリに書き込まれ
る。このとき、上記同様に、各Ｒ，Ｇ，Ｂプレーンの処
理は同期がとられていることから、同時に処理されたデ
ータにより、その第１乃至第３の画像メモリの内容が同
期に書き替えられる。これにより、第１乃至第３の画像
メモリに書き込まれたデータをＤ／Ａ変換部でＲ，Ｇ，
Ｂのアナログ信号に変換することにより、モニタ装置等
にはその画像処理された画像が表示される。
【０００９】
【実施例】以下、この発明の実施例を図１に基づいて説
明する。図１において、この画像処理装置は、少なくと
も同一アーキテクチャで、同一クロック、同一プログラ
ムの実行で動作する第１乃至第３のプロセッサ（画像処
理用）１，２，３と、当該装置のメモリ内で、それら第
１乃至第３のプロセッサ１，２，３のプログラム領域、
作業領域等からなるシステム共通領域４と、カラー画像
を各カラー構成要素毎に画像処理したデータを表示可能
に記憶する第１乃至第３の画像メモリ（プレーン）５，
６，７と、これら第１乃至第３の画像メモリ５，６，７
に記憶したデータをモニタ等に表示可能なアナログ信号
に変換するＤ／Ａ変換部８，９，１０と、第１乃至第３
のプロセッサ１，２，３とシステム共通領域４あるいは
第１乃至第３の画像メモリとをバスを介して接続する第
１乃至第３の切替回路１１，１２，１３と、システム共
通領域４のアクセス時にはこれら第１乃至第３の切替回
路１１，１２，１３をシステム共通領域４側に切り替え
、第１乃至第３の画像メモリ５，６，７の書き込み時に
はそれぞれ第１乃至第３の画像メモリ５，６，７側に切
り替えるアクセス識別回路１４とを備えている。
明する。図１において、この画像処理装置は、少なくと
も同一アーキテクチャで、同一クロック、同一プログラ
ムの実行で動作する第１乃至第３のプロセッサ（画像処
理用）１，２，３と、当該装置のメモリ内で、それら第
１乃至第３のプロセッサ１，２，３のプログラム領域、
作業領域等からなるシステム共通領域４と、カラー画像
を各カラー構成要素毎に画像処理したデータを表示可能
に記憶する第１乃至第３の画像メモリ（プレーン）５，
６，７と、これら第１乃至第３の画像メモリ５，６，７
に記憶したデータをモニタ等に表示可能なアナログ信号
に変換するＤ／Ａ変換部８，９，１０と、第１乃至第３
のプロセッサ１，２，３とシステム共通領域４あるいは
第１乃至第３の画像メモリとをバスを介して接続する第
１乃至第３の切替回路１１，１２，１３と、システム共
通領域４のアクセス時にはこれら第１乃至第３の切替回
路１１，１２，１３をシステム共通領域４側に切り替え
、第１乃至第３の画像メモリ５，６，７の書き込み時に
はそれぞれ第１乃至第３の画像メモリ５，６，７側に切
り替えるアクセス識別回路１４とを備えている。
【００１０】また、システム共通領域４には第１乃至第
３のプロセッサ１，２，３に共通に割り当てた当該装置
のメモリ内に設けられ、処理データへの依存性のないデ
ータが記憶されており、つまり第１乃至第３のプロセッ
サ１，２，３にて同時に各カラー構成要素毎に画像処理
が行われる際、それら第１乃至第３のプロセッサ１，２
，３の同期が維持されるようになっている。
３のプロセッサ１，２，３に共通に割り当てた当該装置
のメモリ内に設けられ、処理データへの依存性のないデ
ータが記憶されており、つまり第１乃至第３のプロセッ
サ１，２，３にて同時に各カラー構成要素毎に画像処理
が行われる際、それら第１乃至第３のプロセッサ１，２
，３の同期が維持されるようになっている。
【００１１】ここで、入力カラー画像データの画像処理
の際、そのカラー画像データがＲ，Ｇ，Ｂのカラー構成
要素に分離され、これら各カラー構成要素が第１乃至第
３のプロセッサ１，２，３にて画像処理される。このと
き、マスタの第１のプロセッサ１にて第２および第３の
リセット信号が出力され、かつ当該画像処理に必要な制
御信号およびアドレスが出力され、これら共通の制御信
号およびアドレスはシステム共通領域４および第１乃至
第３の画像メモリ５，６，７に供給される。このシステ
ム共通領域４のアクセスにより、アクセス識別回路１４
にて第１乃至第３の切替回路１１，１２，１３がシステ
ム共通領域４側に切り替えられている。
の際、そのカラー画像データがＲ，Ｇ，Ｂのカラー構成
要素に分離され、これら各カラー構成要素が第１乃至第
３のプロセッサ１，２，３にて画像処理される。このと
き、マスタの第１のプロセッサ１にて第２および第３の
リセット信号が出力され、かつ当該画像処理に必要な制
御信号およびアドレスが出力され、これら共通の制御信
号およびアドレスはシステム共通領域４および第１乃至
第３の画像メモリ５，６，７に供給される。このシステ
ム共通領域４のアクセスにより、アクセス識別回路１４
にて第１乃至第３の切替回路１１，１２，１３がシステ
ム共通領域４側に切り替えられている。
【００１２】すると、画像処理時においては、システム
共通領域４のプログラム領域および作業領域が第１のプ
ロセッサ１のみにアクセスされ、そのプログラム領域の
データが第１乃至第３の切替回路１１，１２，１３を介
して第１乃至第３のプロセッサ１，２，３にそれぞれ入
力される。すなわち、各プロセッサ１，２，３はプログ
ラム領域のプログラムにしたがって同時に動作し、つま
り各カラーの構成要素（Ｒプレーン，Ｇプレーン，Ｂプ
レーン）に対応した画像処理プロセッサとして動作する
。したがって、カラー画像データが多くとも、カラー構
成要素（Ｒ，Ｇ，Ｂ）毎に同時に画像処理することがで
きることから、その画像処理を高速で行なうことができ
、また各Ｒ，Ｇ，Ｂプレーンの画像処理が同一プログラ
ムで行なえることから、各カラー構成要素毎にプログラ
ムを作成する必要がなく、プログラム作成が容易にでき
る。
共通領域４のプログラム領域および作業領域が第１のプ
ロセッサ１のみにアクセスされ、そのプログラム領域の
データが第１乃至第３の切替回路１１，１２，１３を介
して第１乃至第３のプロセッサ１，２，３にそれぞれ入
力される。すなわち、各プロセッサ１，２，３はプログ
ラム領域のプログラムにしたがって同時に動作し、つま
り各カラーの構成要素（Ｒプレーン，Ｇプレーン，Ｂプ
レーン）に対応した画像処理プロセッサとして動作する
。したがって、カラー画像データが多くとも、カラー構
成要素（Ｒ，Ｇ，Ｂ）毎に同時に画像処理することがで
きることから、その画像処理を高速で行なうことができ
、また各Ｒ，Ｇ，Ｂプレーンの画像処理が同一プログラ
ムで行なえることから、各カラー構成要素毎にプログラ
ムを作成する必要がなく、プログラム作成が容易にでき
る。
【００１３】なお、上述したように、第１のプロセッサ
１をマスタとして位置づけ、他の第２および第３のプロ
セッサ２，３を先導することから、つまり第１のプロセ
ッサがリセット信号を発生し、他のプロセッサをリセッ
トし、同一アーキテクチャで、同一クロック、同一プロ
グラムの実行で、処理手順が異ならないことを保証して
いることから、第１乃至第３のプロセッサ１，２，３の
同期がとられ、しかもその同期が維持される。
１をマスタとして位置づけ、他の第２および第３のプロ
セッサ２，３を先導することから、つまり第１のプロセ
ッサがリセット信号を発生し、他のプロセッサをリセッ
トし、同一アーキテクチャで、同一クロック、同一プロ
グラムの実行で、処理手順が異ならないことを保証して
いることから、第１乃至第３のプロセッサ１，２，３の
同期がとられ、しかもその同期が維持される。
【００１４】そして、各カラー構成要素が画像処理され
ると、第１乃至第３のプロセッサ１，２，３にて画像処
理したデータを第１乃至第３の画像メモリ５，６，７に
書き込む処理が実行される。このとき、アクセス識別回
路１４にてその第１乃至第２の画像メモリ５，６， ７
の書き込みが識別され、第１乃至第３の切替回路１１，
１２，１３がそれぞれ第１乃至第３の画像メモリ５，６
，７側に切り替えられ、その各カラー構成要素毎に画像
処理されたデータが同時に第１乃至第３の画像メモリ５
，６，７に書き込まれる。なお、上記同様に、第１乃至
第３の画像メモリ５，６，７のアドレス、つまりアクセ
スはマスタの第１のプロセッサで行われる。
ると、第１乃至第３のプロセッサ１，２，３にて画像処
理したデータを第１乃至第３の画像メモリ５，６，７に
書き込む処理が実行される。このとき、アクセス識別回
路１４にてその第１乃至第２の画像メモリ５，６， ７
の書き込みが識別され、第１乃至第３の切替回路１１，
１２，１３がそれぞれ第１乃至第３の画像メモリ５，６
，７側に切り替えられ、その各カラー構成要素毎に画像
処理されたデータが同時に第１乃至第３の画像メモリ５
，６，７に書き込まれる。なお、上記同様に、第１乃至
第３の画像メモリ５，６，７のアドレス、つまりアクセ
スはマスタの第１のプロセッサで行われる。
【００１５】各第１乃至第３の画像メモリ５，６，７に
おいては、例えばスクリーンリフレッシュ信号が出力さ
れ、記憶したデータがそれぞれＤ／Ａ変換部８，９，１
０に出力される。このとき、第１乃至第３の画像メモリ
５，６，７が同期し、つまり各Ｒ，Ｇ，Ｂプレーンが同
期し、各カラー構成要素が同時に画像処理され、この画
像処理されたデータが書き込まれることから、それら第
１乃至第３の画像メモリ５，６，７の各データは同時に
変化することになる。
おいては、例えばスクリーンリフレッシュ信号が出力さ
れ、記憶したデータがそれぞれＤ／Ａ変換部８，９，１
０に出力される。このとき、第１乃至第３の画像メモリ
５，６，７が同期し、つまり各Ｒ，Ｇ，Ｂプレーンが同
期し、各カラー構成要素が同時に画像処理され、この画
像処理されたデータが書き込まれることから、それら第
１乃至第３の画像メモリ５，６，７の各データは同時に
変化することになる。
【００１６】そして、上記Ｄ／Ａ変換部８，９，１０に
て得られたＲ，Ｇ，Ｂのアナログ信号により、画像処理
した画像がモニタ装置に表示されるが、例えばその画像
の切り替えに際し、スムーズに画像が切り替えられる。
て得られたＲ，Ｇ，Ｂのアナログ信号により、画像処理
した画像がモニタ装置に表示されるが、例えばその画像
の切り替えに際し、スムーズに画像が切り替えられる。
【００１７】
【発明の効果】以上説明したように、この発明のカラー
画像処理装置によれば、カラー画像の各構成要素の画像
処理を第１乃至第３のプロセッサ１，２，３に割り当て
、それらプロセッサを同一アーキテクチャで、同一クロ
ック、同一プログラムの実行で行ない、かつ当該装置の
メモリのうち、それらプロセッサに共通のシステム共通
領域（プログラム領域および作業領域）には処理データ
への依存性のないデータを記憶し、各Ｒ，Ｇ，Ｂプレー
ンの構成要素をそれぞれ同一プログラムで画像処理する
ようにしたので、カラー画像の画像処理の高速化を図る
ことができ、また各カラー構成要素を単一のプログラム
で済むことから、画像処理プログラムを容易に作成する
ことができるという効果がある。
画像処理装置によれば、カラー画像の各構成要素の画像
処理を第１乃至第３のプロセッサ１，２，３に割り当て
、それらプロセッサを同一アーキテクチャで、同一クロ
ック、同一プログラムの実行で行ない、かつ当該装置の
メモリのうち、それらプロセッサに共通のシステム共通
領域（プログラム領域および作業領域）には処理データ
への依存性のないデータを記憶し、各Ｒ，Ｇ，Ｂプレー
ンの構成要素をそれぞれ同一プログラムで画像処理する
ようにしたので、カラー画像の画像処理の高速化を図る
ことができ、また各カラー構成要素を単一のプログラム
で済むことから、画像処理プログラムを容易に作成する
ことができるという効果がある。
【図１】この発明の一実施例を示すカラー画像処理装置
の概略的ブロック図
の概略的ブロック図
【図２】プロセッサによる並列処理を説明する模式図
１ 第１のプロセッサ
２ 第２のプロセッサ
３ 第３のプロセッサ
４ システム共通領域（当該装置のメモリ内の）５
第１の画像メモリ ６ 第２の画像メモリ ７ 第３の画像メモリ １１ 第１の切替回路 １２ 第２の切替回路 １３ 第３の切替回路 １４ アクセス識別回路
第１の画像メモリ ６ 第２の画像メモリ ７ 第３の画像メモリ １１ 第１の切替回路 １２ 第２の切替回路 １３ 第３の切替回路 １４ アクセス識別回路
Claims (1)
- 【請求項１】少なくともカラー画像データを所定処理し
て画像メモリに書き込み、モニタ装置等の表示データと
するカラー画像処理装置において、そのカラー画像デー
タを各カラーの構成要素毎に同一タイミングで処理する
同一アーキテクチャの複数のプロセッサと、これらプロ
セッサで画像処理した各構成要素のデータを各カラープ
レーン毎に表示可能に書き込む複数の画像メモリと、前
記複数のプロセッサとこれらプロセッサに共通に割り当
てた当該装置のメモリ内システム共通領域あるいは前記
複数の画像メモリとをバスを介してそれぞれ接続する複
数の切替手段と、前記当該装置のメモリ内で前記複数の
プロセッサによる共通とするメモリ領域のアクセスを識
別し、前記複数の切替手段を切り替えるアクセス識別手
段とを備え、前記複数のプロセッサを前記各構成要素の
画像処理に割り当てるとともに、同一アーキテクチャで
、同一クロック、同時リセットで同期をとり、それらプ
ロセッサのうちの１つをマスタプロセッサとし、該マス
タのプロセッサは当該装置の基本制御を行なうとともに
、他のプロセッサを先導し、前記複数のプロセッサは同
時に各構成要素毎に画像処理を同時に行なうようにした
ことを特徴とするカラー画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083230A JP2626294B2 (ja) | 1991-03-22 | 1991-03-22 | カラー画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083230A JP2626294B2 (ja) | 1991-03-22 | 1991-03-22 | カラー画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04294462A true JPH04294462A (ja) | 1992-10-19 |
| JP2626294B2 JP2626294B2 (ja) | 1997-07-02 |
Family
ID=13796517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083230A Expired - Lifetime JP2626294B2 (ja) | 1991-03-22 | 1991-03-22 | カラー画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626294B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262253A (ja) * | 1984-06-07 | 1985-12-25 | Agency Of Ind Science & Technol | メモリデ−タ処理回路 |
| JPS62280972A (ja) * | 1986-05-29 | 1987-12-05 | Sony Corp | カラ−画像デ−タ処理装置 |
-
1991
- 1991-03-22 JP JP3083230A patent/JP2626294B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60262253A (ja) * | 1984-06-07 | 1985-12-25 | Agency Of Ind Science & Technol | メモリデ−タ処理回路 |
| JPS62280972A (ja) * | 1986-05-29 | 1987-12-05 | Sony Corp | カラ−画像デ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626294B2 (ja) | 1997-07-02 |
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