JPH0468459A - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
- Publication number
- JPH0468459A JPH0468459A JP18123590A JP18123590A JPH0468459A JP H0468459 A JPH0468459 A JP H0468459A JP 18123590 A JP18123590 A JP 18123590A JP 18123590 A JP18123590 A JP 18123590A JP H0468459 A JPH0468459 A JP H0468459A
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- Japan
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- data
- memory
- internal data
- data memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、ディジタル信号系列を対象に演算処理を行
うディジタル信号処理装置に関するものである。
うディジタル信号処理装置に関するものである。
第３図は例えば平成元年５月電子情報通信学会技術報告
、ｌＣＤ８９−５．ｒ２４ｂ、５０ｎｓビデオシグナル
プロセツサ」に示された従来のディジタル信号処理プロ
セッサを示すブロック図であり、図において、７，８は
同時に２つのデータの読み出しおよび書き込みが可能な
デュアルポート形の内部データメモリ、１，２は読み出
しアドレスを算出する読み出し用アドレス生成部、３は
書き込み先アドレスを算出する書き込み用アドレス生成
部、４は内部データメモリ７．８と外部データメモリ１
８との間で命令動作とは無関係にデータ転送を行うダイ
レクトメモリアクセス（以下、ＤＭＡという）制御部、
５，６および９，１ｏはセレクタ、１１はＤＭＡ転送を
行うデータバス、１２．１３は読み出しデータを転送す
るデータバス、１５は演算器、１６は累算器、１４は上
記演算器１５および上記累算器１６の出力データを転送
するデータバス、１７は外部データメモリ１８とのデー
タ入出力を行う外部インタフェース回路である。
、ｌＣＤ８９−５．ｒ２４ｂ、５０ｎｓビデオシグナル
プロセツサ」に示された従来のディジタル信号処理プロ
セッサを示すブロック図であり、図において、７，８は
同時に２つのデータの読み出しおよび書き込みが可能な
デュアルポート形の内部データメモリ、１，２は読み出
しアドレスを算出する読み出し用アドレス生成部、３は
書き込み先アドレスを算出する書き込み用アドレス生成
部、４は内部データメモリ７．８と外部データメモリ１
８との間で命令動作とは無関係にデータ転送を行うダイ
レクトメモリアクセス（以下、ＤＭＡという）制御部、
５，６および９，１ｏはセレクタ、１１はＤＭＡ転送を
行うデータバス、１２．１３は読み出しデータを転送す
るデータバス、１５は演算器、１６は累算器、１４は上
記演算器１５および上記累算器１６の出力データを転送
するデータバス、１７は外部データメモリ１８とのデー
タ入出力を行う外部インタフェース回路である。
次に動作について説明する◎
予め外部データメモリ１８にそれぞれ独立したデータ系
列群Ａ、 （ａｔ ｌ ｉ ＝ １−Ｎ） −＊Ａ、
＝（ａｌ ｔ ａｘ＝・ａ ｊ ｙ Ｂ。（ｂ ｉｌ
ｉ ＝ １〜Ｎ） −＋Ｂ、＝ （ｂ□、ｂ２・・・ｂ
、、）を格納しておき、これらのデータ系列をそれぞれ
内部データメモリ７．８に転送する。次に、このデータ
系列に対して、ａ。
列群Ａ、 （ａｔ ｌ ｉ ＝ １−Ｎ） −＊Ａ、
＝（ａｌ ｔ ａｘ＝・ａ ｊ ｙ Ｂ。（ｂ ｉｌ
ｉ ＝ １〜Ｎ） −＋Ｂ、＝ （ｂ□、ｂ２・・・ｂ
、、）を格納しておき、これらのデータ系列をそれぞれ
内部データメモリ７．８に転送する。次に、このデータ
系列に対して、ａ。
ｂについて加算、減算２乗算等の複合演算（ａ（＠ｂｉ
）を演算器１５にて行い、その複合演算のデータ系列を
内部データメモリ７あるいは８に一旦格納し、外部デー
タメモリ１８に転送する。このような動作をｎ回繰り返
した場合の実際の動作を、第４図のフローチャートを使
って詳しく説明する。
）を演算器１５にて行い、その複合演算のデータ系列を
内部データメモリ７あるいは８に一旦格納し、外部デー
タメモリ１８に転送する。このような動作をｎ回繰り返
した場合の実際の動作を、第４図のフローチャートを使
って詳しく説明する。
まず、読み出し用アドレス生成部１，２においてデータ
系列Ａ。およびＢ４のそれぞれの先頭アドレスを設定し
くステップ５ＴＩ） 、ＤＭＡ転送により外部データメ
モリ１８からデータ系列Ａ、。
系列Ａ。およびＢ４のそれぞれの先頭アドレスを設定し
くステップ５ＴＩ） 、ＤＭＡ転送により外部データメ
モリ１８からデータ系列Ａ、。
を内部データメモリ７へ、データ系列Ｂ０を内部データ
メモリ８へそれぞれデータバス１４経出で転送する（ス
テップ５Ｔ２）。次に、データ系列ＡゎおよびＢ。の個
々のデータをそれぞれデータバス１２およびデータバス
１３を介して出力し、演算器１５および累算器１６によ
って処理し、書き込み用アドレス生成部３のアドレスに
従って、その結果を内部データメモリ７．８に書き込む
。この動作を数回繰り返し、各データａ１〜ａ、ｌおよ
びｂ１〜ｂ、に対し、複合演算を行う（ステップ５Ｔ３
）。そして、最終的な結果を内部データメモリ７．８に
書き込む。次に、書き込み用アドレス生成部３に、外部
データメモリ１８の書き込み先、先頭アドレスを設定し
くステップ５Ｔ４）、データ系列単位でＤＭＡ転送を行
い、データバス１４および外部インタフェース回Ｆ！＆
１７を通して外部データメモリ１８に書き込む（ステッ
プ５ＴＳ）。
メモリ８へそれぞれデータバス１４経出で転送する（ス
テップ５Ｔ２）。次に、データ系列ＡゎおよびＢ。の個
々のデータをそれぞれデータバス１２およびデータバス
１３を介して出力し、演算器１５および累算器１６によ
って処理し、書き込み用アドレス生成部３のアドレスに
従って、その結果を内部データメモリ７．８に書き込む
。この動作を数回繰り返し、各データａ１〜ａ、ｌおよ
びｂ１〜ｂ、に対し、複合演算を行う（ステップ５Ｔ３
）。そして、最終的な結果を内部データメモリ７．８に
書き込む。次に、書き込み用アドレス生成部３に、外部
データメモリ１８の書き込み先、先頭アドレスを設定し
くステップ５Ｔ４）、データ系列単位でＤＭＡ転送を行
い、データバス１４および外部インタフェース回Ｆ！＆
１７を通して外部データメモリ１８に書き込む（ステッ
プ５ＴＳ）。
以上の動作は、パイプライン処理により並列的に行われ
るため、ｎ個のデータ系列をそれぞれまとめて読み出し
てから処理をし、外部データメモリ１８にデータ系列分
まとめて書き込むまでに、複合演算を１データに対して
に回命令動作を行うとすると、上記各ステップのサイク
ルをｎ回実行することにより、（（ｋ＋３）Ｎ＋５３ｎ
サイクル以上必要となる。
るため、ｎ個のデータ系列をそれぞれまとめて読み出し
てから処理をし、外部データメモリ１８にデータ系列分
まとめて書き込むまでに、複合演算を１データに対して
に回命令動作を行うとすると、上記各ステップのサイク
ルをｎ回実行することにより、（（ｋ＋３）Ｎ＋５３ｎ
サイクル以上必要となる。
従来のディジタル信号処理装置は以上のように構成され
ているので、命令動作による内部データメモリ７．８お
よび外部データメモリ１８へのアクセス時には、ＤＭＡ
転送が行えず、高速に多量のデータを演算処理する必要
がある画像信号処理において、各データメモリ７．８．
１８からの転送時間がデータ処理時間に対して大きな割
合を占めてしまい、データ処理速度が低下するなどの課
題があった。
ているので、命令動作による内部データメモリ７．８お
よび外部データメモリ１８へのアクセス時には、ＤＭＡ
転送が行えず、高速に多量のデータを演算処理する必要
がある画像信号処理において、各データメモリ７．８．
１８からの転送時間がデータ処理時間に対して大きな割
合を占めてしまい、データ処理速度が低下するなどの課
題があった。
この発明は上記のような課題を解消するためになされた
もので、ＤＭＡによって独立に専有できる内部データメ
モリおよび外部データメモリを持つことにより、命令に
よる動作とは無関係にデータ転送を行うことができるデ
ィジタル信号処理装置を得ることを目的 〔課題を解決するための手段〕 この発明に係るディジタル信号処理装置は、マイクロプ
ログラムの内容に基づいて、読み出しデータのアドレス
を生成する読み出し用アドレス生成部および書き込みデ
ータの書き込み先アドレスを生成する書き込み用アドレ
ス生成部と、上記読み出し用アドレス生成部および書き
込み用アドレス生成部の各アドレスに従って、データの
読み出しおよび書き込みが行われる第１の内部データメ
モリと、上記マイクロプログラムの実行とは独立して、
設定されたアドレスに従ってデータ転送を行うダイレク
トメモリアクセス制御部と、該ダイレクトメモリアクセ
ス制御部による外部データメモリとの間のデータ転送時
に専有可能となる第２の内部データメモリとを備え、上
記第１の内部データメモリおよび第２の内部データメモ
リを、メモリセレクトコントローラによって、一方が命
令動作用および他方がダイレクトメモリアクセス用とし
て同時に独立して並行動作するように切り換え、上記第
１の内部データメモリおよび第２の内部データメモリと
上記外部メモリとを、ダイレクトメモリアクセス専用の
データバスを介してダイレクトメモリアクセス専用の外
部インタフェースに接続したものである。
もので、ＤＭＡによって独立に専有できる内部データメ
モリおよび外部データメモリを持つことにより、命令に
よる動作とは無関係にデータ転送を行うことができるデ
ィジタル信号処理装置を得ることを目的 〔課題を解決するための手段〕 この発明に係るディジタル信号処理装置は、マイクロプ
ログラムの内容に基づいて、読み出しデータのアドレス
を生成する読み出し用アドレス生成部および書き込みデ
ータの書き込み先アドレスを生成する書き込み用アドレ
ス生成部と、上記読み出し用アドレス生成部および書き
込み用アドレス生成部の各アドレスに従って、データの
読み出しおよび書き込みが行われる第１の内部データメ
モリと、上記マイクロプログラムの実行とは独立して、
設定されたアドレスに従ってデータ転送を行うダイレク
トメモリアクセス制御部と、該ダイレクトメモリアクセ
ス制御部による外部データメモリとの間のデータ転送時
に専有可能となる第２の内部データメモリとを備え、上
記第１の内部データメモリおよび第２の内部データメモ
リを、メモリセレクトコントローラによって、一方が命
令動作用および他方がダイレクトメモリアクセス用とし
て同時に独立して並行動作するように切り換え、上記第
１の内部データメモリおよび第２の内部データメモリと
上記外部メモリとを、ダイレクトメモリアクセス専用の
データバスを介してダイレクトメモリアクセス専用の外
部インタフェースに接続したものである。
この発明におけるディジタル信号処理装置は、ＤＭＡに
よる内部データメモリへのデータ転送と命令動作による
内部データメモリのアクセスをするような演算処理を、
同時に独立して行えるようにし、これにより外部データ
メモリからのデータ転送時間を削減し、全体として演算
処理時間を短縮可能にする。
よる内部データメモリへのデータ転送と命令動作による
内部データメモリのアクセスをするような演算処理を、
同時に独立して行えるようにし、これにより外部データ
メモリからのデータ転送時間を削減し、全体として演算
処理時間を短縮可能にする。
以下、この発明の一実施例を図について説明する。
第１図において、２０．２１は読み出し用アドレス生成
部、２２は書き込み用アドレス生成部、２３は内部デー
タメモリと外部データメモリとの間でデータ転送を行う
ＤＭＡ制御部、２４，２５゜２６．２７はセレクタ、２
８はＤＭＡで専有できる上記データメモリを選択するセ
レクトコントローラ、２９，３０，３１，３２は上記の
内部データメモリで、２９．３０は第１の内部データメ
モリとしての内部データメモリ、３１．３２は第２の内
部データメモリとしての内部データメモリである。３３
はＤＭＡ転送を行うデータバス、３４゜３５は読み呂し
データを転送するデータバス、３６は演算器、３７は累
算器、３８は出力データを転送するデータバス、３９は
命令動作専用のデータ入出力を行う外部インタフェース
回路、４０はＤＭＡ専用のデータ入出力を行うＤＭＡ外
部インタフェース回路である。４１はＤＭＡ外部インタ
フェース回路４０を介して接続された外部データメモリ
、４２はＤＭＡ専用のデータを格納するＤＭＡ用外部デ
ータメモリである。
部、２２は書き込み用アドレス生成部、２３は内部デー
タメモリと外部データメモリとの間でデータ転送を行う
ＤＭＡ制御部、２４，２５゜２６．２７はセレクタ、２
８はＤＭＡで専有できる上記データメモリを選択するセ
レクトコントローラ、２９，３０，３１，３２は上記の
内部データメモリで、２９．３０は第１の内部データメ
モリとしての内部データメモリ、３１．３２は第２の内
部データメモリとしての内部データメモリである。３３
はＤＭＡ転送を行うデータバス、３４゜３５は読み呂し
データを転送するデータバス、３６は演算器、３７は累
算器、３８は出力データを転送するデータバス、３９は
命令動作専用のデータ入出力を行う外部インタフェース
回路、４０はＤＭＡ専用のデータ入出力を行うＤＭＡ外
部インタフェース回路である。４１はＤＭＡ外部インタ
フェース回路４０を介して接続された外部データメモリ
、４２はＤＭＡ専用のデータを格納するＤＭＡ用外部デ
ータメモリである。
次に動作について説明する。
いま、Ｎ個の要素を持つデータ系列群Ａ。＝（ａｔｌｔ
＝１〜Ｎ）→Ａｌ１＝（ａｌ、ａ２°”ａＪｙＢ−＝
（ｂ ｔ Ｉ ｉ ＝ １−Ｎ）→Ｂ、＝ （ｂ＋、ｂ
２・・・ｂＮ）が、予め外部データメモリ４２に格納さ
れているものとする。上記の条件のもとで、データ系列
Ａ。およびＢ、を各データ系列単位で内部データメモリ
２９．３０あるいは３１．３２にＤＭＡ転送し、複合演
算し、その結果をまとめて転送して、外部データメモリ
４２に記憶する。この処理動作を第２図に示すフローチ
ャートに従って説明する。
＝１〜Ｎ）→Ａｌ１＝（ａｌ、ａ２°”ａＪｙＢ−＝
（ｂ ｔ Ｉ ｉ ＝ １−Ｎ）→Ｂ、＝ （ｂ＋、ｂ
２・・・ｂＮ）が、予め外部データメモリ４２に格納さ
れているものとする。上記の条件のもとで、データ系列
Ａ。およびＢ、を各データ系列単位で内部データメモリ
２９．３０あるいは３１．３２にＤＭＡ転送し、複合演
算し、その結果をまとめて転送して、外部データメモリ
４２に記憶する。この処理動作を第２図に示すフローチ
ャートに従って説明する。
まず、データ系列Ａｉ、Ｈ□の先頭アドレスと書き込み
アドレスをＤＭＡ制御部２３にセットする（ステップ５
ＴＩＩ）。次に、内部データメモリ３１．３２をＤＭＡ
専用となるようにメモリセレクトコントローラ２８によ
って制御した後（ステップ５Ｔ１２）、データ系列Ａ工
、Ｂ□をそれぞれ内部メモリ３１．３２にＤＭＡ転送に
よって書き込む（ステップ５Ｔ１３）。ここで、予めＤ
ＭＡ制御部２３に次データ系列Ａ２．Ｂ２の先頭アドレ
スをセットしておく（ステップ５Ｔ１４）。次に、内部
データメモリ２９．３０をＤＭＡ専用とし、内部データ
メモリ３１．３２を命令動作専用として使用できるよう
にメモリセレクトコントローラによってセレクタ２４〜
２７を制御する（ステップ５Ｔ１５）。これによって命
令動作として複合演算処理を内部データメモリ３１．３
２を利用して行い（ステップ５Ｔ１６）、内部データメ
モリ２９．３０を利用して、次データ系列のデータ転送
を行い（ステップ５Ｔ１７）、複合演算結果の外部デー
タメモリ４２への書き込みを行うことができる（ステッ
プ５Ｔ１８）。このため、従来のプロセッサのように、
データ転送を行った後で、なんらかの演算処理をした結
果、またデータ転送を行うといった処理を必要とする場
合、データ転送が処理時間のネックになる可能性があっ
たが、この発明では演算処理とデータ転送を２組の内部
データメモリ２９．３０および３１，３２を用いて同時
に行うので、このような従来の課題を解決することがで
きる。
アドレスをＤＭＡ制御部２３にセットする（ステップ５
ＴＩＩ）。次に、内部データメモリ３１．３２をＤＭＡ
専用となるようにメモリセレクトコントローラ２８によ
って制御した後（ステップ５Ｔ１２）、データ系列Ａ工
、Ｂ□をそれぞれ内部メモリ３１．３２にＤＭＡ転送に
よって書き込む（ステップ５Ｔ１３）。ここで、予めＤ
ＭＡ制御部２３に次データ系列Ａ２．Ｂ２の先頭アドレ
スをセットしておく（ステップ５Ｔ１４）。次に、内部
データメモリ２９．３０をＤＭＡ専用とし、内部データ
メモリ３１．３２を命令動作専用として使用できるよう
にメモリセレクトコントローラによってセレクタ２４〜
２７を制御する（ステップ５Ｔ１５）。これによって命
令動作として複合演算処理を内部データメモリ３１．３
２を利用して行い（ステップ５Ｔ１６）、内部データメ
モリ２９．３０を利用して、次データ系列のデータ転送
を行い（ステップ５Ｔ１７）、複合演算結果の外部デー
タメモリ４２への書き込みを行うことができる（ステッ
プ５Ｔ１８）。このため、従来のプロセッサのように、
データ転送を行った後で、なんらかの演算処理をした結
果、またデータ転送を行うといった処理を必要とする場
合、データ転送が処理時間のネックになる可能性があっ
たが、この発明では演算処理とデータ転送を２組の内部
データメモリ２９．３０および３１，３２を用いて同時
に行うので、このような従来の課題を解決することがで
きる。
ここで、ｎ個のデータ系列に対して、１データ当り、ｋ
サイクルの複合演算を行うとすると、この一連の動作は
、（ｋＮ＋４）ｎ＋３Ｎ＋５サイクルとなる。また、Ｄ
ＭＡ転送による外部デーメモリ４２への書き込みおよび
データの読み込みは各ステップ（ステップ５Ｔ１９，５
Ｔ２０）においてＮサイクルおよび２Ｎサイクルとなる
。
サイクルの複合演算を行うとすると、この一連の動作は
、（ｋＮ＋４）ｎ＋３Ｎ＋５サイクルとなる。また、Ｄ
ＭＡ転送による外部デーメモリ４２への書き込みおよび
データの読み込みは各ステップ（ステップ５Ｔ１９，５
Ｔ２０）においてＮサイクルおよび２Ｎサイクルとなる
。
このように、この発明では内部データメモリ２９．３０
および３１，３２を、プロセッサのインストラクション
によって制御されるメモリセレクトコントローラ２８に
より切り換えて選択的に使用し、ＤＭＡ制御部２３によ
りＤＭＡ専用のインタフェース回路４０を介してＤＭＡ
専用のデータを外部データメモリ４２との間で入出力し
、この動作に並行して、選択した他の内部データメモリ
２９〜３２を用いて命令による複合演算処理を実行する
ことができる。従って、外部データメモリとの間でデー
タ転送時間が、本来の演算処理時間に影響を与えるのを
少なくでき、高速のディジタル信号処理、例えば画像デ
ータのパターンマツチング処理などを実行できる。
および３１，３２を、プロセッサのインストラクション
によって制御されるメモリセレクトコントローラ２８に
より切り換えて選択的に使用し、ＤＭＡ制御部２３によ
りＤＭＡ専用のインタフェース回路４０を介してＤＭＡ
専用のデータを外部データメモリ４２との間で入出力し
、この動作に並行して、選択した他の内部データメモリ
２９〜３２を用いて命令による複合演算処理を実行する
ことができる。従って、外部データメモリとの間でデー
タ転送時間が、本来の演算処理時間に影響を与えるのを
少なくでき、高速のディジタル信号処理、例えば画像デ
ータのパターンマツチング処理などを実行できる。
なお、上記実施例ではデュアルポート形の内部データメ
モリ２９．３０および３１．３２をそれぞれ１つとした
ダブルバッファ構成を取り、ＤＭＡバス３３およびＤＭ
Ａ外部インタフェース４゜を１つずつ設けたものを示し
たが、これらの構成形態や設置数は任意に設定すること
ができる。
モリ２９．３０および３１．３２をそれぞれ１つとした
ダブルバッファ構成を取り、ＤＭＡバス３３およびＤＭ
Ａ外部インタフェース４゜を１つずつ設けたものを示し
たが、これらの構成形態や設置数は任意に設定すること
ができる。
以上のように、この発明によればＤＭＡ転送で専有でき
る内部データメモリおよび外部データメモリをＤＭＡ用
の外部インタフェース回路を介して設定することにより
、ディジタル信号処理プロセッサの主たる命令動作とは
独立して、ＤＭＡ制御部の制御下で上記内部データメモ
リと外部データメモリ間でデータ転送を行うように構成
したので、データの転送時間が命令動作による処理時間
に影響を与えることがなくなり、実質的にディジタルデ
ータの処理を高速化できるものが得られる効果がある。
る内部データメモリおよび外部データメモリをＤＭＡ用
の外部インタフェース回路を介して設定することにより
、ディジタル信号処理プロセッサの主たる命令動作とは
独立して、ＤＭＡ制御部の制御下で上記内部データメモ
リと外部データメモリ間でデータ転送を行うように構成
したので、データの転送時間が命令動作による処理時間
に影響を与えることがなくなり、実質的にディジタルデ
ータの処理を高速化できるものが得られる効果がある。
第１図はこの発明の一実施例によるディジタル信号処理
装置の構成を示すブロック図、第２図はこの発明の一実
施例によるデータ転送および演算処理の手順を示すフロ
ーチャート図、第３図は従来のデイ、ジタル信号処理装
置の構成を示すブロック図、第４図は第３図によるデー
タ転送および演算処理の手順を示すフローチャート図で
ある。 ２０．２１は読み出し用アドレス生成部、２２は書き込
み用アドレス生成部、２９．３０は第１の内部データメ
モリ、３１．３２は第２の内部データメモリ、２３はダ
イレクトメモリアクセス制御部（ＤＭＡ制御部）、２８
はメモリセレクトコントローラ、３３はダイレクトメモ
リアクセス専用のデータバス、４０は外部インタフェー
ス、４２は外部データメモリ。 なお、図中、同一符号は同一、または相当部分を示す。 （外２名） 第 図 第 図
装置の構成を示すブロック図、第２図はこの発明の一実
施例によるデータ転送および演算処理の手順を示すフロ
ーチャート図、第３図は従来のデイ、ジタル信号処理装
置の構成を示すブロック図、第４図は第３図によるデー
タ転送および演算処理の手順を示すフローチャート図で
ある。 ２０．２１は読み出し用アドレス生成部、２２は書き込
み用アドレス生成部、２９．３０は第１の内部データメ
モリ、３１．３２は第２の内部データメモリ、２３はダ
イレクトメモリアクセス制御部（ＤＭＡ制御部）、２８
はメモリセレクトコントローラ、３３はダイレクトメモ
リアクセス専用のデータバス、４０は外部インタフェー
ス、４２は外部データメモリ。 なお、図中、同一符号は同一、または相当部分を示す。 （外２名） 第 図 第 図
Claims (1)
- マイクロプログラムの内容に基づいて、読み出しデータ
のアドレスを生成する読み出し用アドレス生成部および
書き込みデータの書き込み先アドレスを生成する書き込
み用アドレス生成部と、上記読み出し用アドレス生成部
および書き込み用アドレス生成部の各アドレスに従って
、データの読み出しおよび書き込みが行われる第１の内
部データメモリと、上記マイクロプログラムの実行とは
独立して、設定されたアドレスに従ってデータ転送を行
うダイレクトメモリアクセス制御部と、該ダイレクトメ
モリアクセス制御部による外部データメモリとの間のデ
ータ転送時に専有可能となる第２の内部データメモリと
、上記第１の内部データメモリおよび第２の内部データ
メモリを、一方が命令動作用および他方がダイレクトメ
モリアクセス用として同時に独立して並行動作するよう
に切り換えるメモリセレクトコントローラと、上記第１
の内部データメモリおよび第２の内部データメモリと上
記外部データメモリとを、ダイレクトメモリアクセス専
用のデータバスを介して接続するダイレクトメモリアク
セス専用の外部インタフェースとを備えたディジタル信
号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18123590A JPH0468459A (ja) | 1990-07-09 | 1990-07-09 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18123590A JPH0468459A (ja) | 1990-07-09 | 1990-07-09 | ディジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468459A true JPH0468459A (ja) | 1992-03-04 |
Family
ID=16097162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18123590A Pending JPH0468459A (ja) | 1990-07-09 | 1990-07-09 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468459A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201488B1 (en) | 1998-04-24 | 2001-03-13 | Fujitsu Limited | CODEC for consecutively performing a plurality of algorithms |
-
1990
- 1990-07-09 JP JP18123590A patent/JPH0468459A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6201488B1 (en) | 1998-04-24 | 2001-03-13 | Fujitsu Limited | CODEC for consecutively performing a plurality of algorithms |
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