JPH04294576A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04294576A JPH04294576A JP3083130A JP8313091A JPH04294576A JP H04294576 A JPH04294576 A JP H04294576A JP 3083130 A JP3083130 A JP 3083130A JP 8313091 A JP8313091 A JP 8313091A JP H04294576 A JPH04294576 A JP H04294576A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- power supply
- wiring
- mos transistor
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特にシー
ト抵抗の大きな材料で形成しても抵抗の小さな配線が得
られる半導体装置に関する。
ト抵抗の大きな材料で形成しても抵抗の小さな配線が得
られる半導体装置に関する。
【０００２】
【従来の技術】Ｓ（スタテック）ＲＡＭは、各メモリセ
ルに対して電源を供給しなければならない。そして、メ
モリセルにデータを書き込む場合、電源ラインから負荷
手段（高抵抗負荷あるいは負荷ＭＯＳトランジスタ）及
びスイッチング（ワード）ＭＯＳトランジスタを介して
ビット線に電流が流れる。そして、この書き込むときに
流れる電流が最も大きな値になり、この電流と電源ライ
ンの寄生抵抗との積であるところの無視できない大きさ
の電圧降下が電源ラインにおいて生じ、この電圧降下の
値を小さくする必要が生じている。
ルに対して電源を供給しなければならない。そして、メ
モリセルにデータを書き込む場合、電源ラインから負荷
手段（高抵抗負荷あるいは負荷ＭＯＳトランジスタ）及
びスイッチング（ワード）ＭＯＳトランジスタを介して
ビット線に電流が流れる。そして、この書き込むときに
流れる電流が最も大きな値になり、この電流と電源ライ
ンの寄生抵抗との積であるところの無視できない大きさ
の電圧降下が電源ラインにおいて生じ、この電圧降下の
値を小さくする必要が生じている。
【０００３】尤も、負荷をポリシリコンからなる高抵抗
素子で形成したタイプのＳＲＡＭの場合、負荷が高抵抗
なので書き込み時に電源ラインからビット線に流れる電
流を充分に小さくできるので、電源ラインはシート抵抗
が充分に小さいとはいえない多結晶シリコンを用いても
差し支えない。そして、実際に多結晶シリコンにより電
源ラインが構成されている。
素子で形成したタイプのＳＲＡＭの場合、負荷が高抵抗
なので書き込み時に電源ラインからビット線に流れる電
流を充分に小さくできるので、電源ラインはシート抵抗
が充分に小さいとはいえない多結晶シリコンを用いても
差し支えない。そして、実際に多結晶シリコンにより電
源ラインが構成されている。
【０００４】それに対して、フルＣＭＯＳタイプのＳＲ
ＡＭ、即ちｎチャンネルＭＯＳトランジスタを駆動トラ
ンジスタとして用い、ｐチャンネルＭＯＳトランジスタ
を負荷トランジスタとして用いたＳＲＡＭの場合、負荷
がｐチャンネルＭＯＳトランジスタからなるので書き込
むときに流れる電流Ｉは相当に大きくなる。従って、電
源ラインの抵抗Ｒを相当に小さくしなければ電源ライン
での電圧降下が大きくなってしまう。このようにフルＣ
ＭＯＳタイプのＳＲＡＭには電源ラインで電圧降下が大
きいという問題を有するが、しかし、セル動作の安定性
、ソフトエラー耐性が強いという捨て難い非常に大きな
利点を有するのである。
ＡＭ、即ちｎチャンネルＭＯＳトランジスタを駆動トラ
ンジスタとして用い、ｐチャンネルＭＯＳトランジスタ
を負荷トランジスタとして用いたＳＲＡＭの場合、負荷
がｐチャンネルＭＯＳトランジスタからなるので書き込
むときに流れる電流Ｉは相当に大きくなる。従って、電
源ラインの抵抗Ｒを相当に小さくしなければ電源ライン
での電圧降下が大きくなってしまう。このようにフルＣ
ＭＯＳタイプのＳＲＡＭには電源ラインで電圧降下が大
きいという問題を有するが、しかし、セル動作の安定性
、ソフトエラー耐性が強いという捨て難い非常に大きな
利点を有するのである。
【０００５】ちなみに、４ＭのフルＣＭＯＳ型ＳＲＡＭ
を例に採ると、書き込むときに１つのセルに流れる電流
Ｉが約６０μＡであるとすると電源ラインでの最大電圧
降下ΔＶは次式で表わされる。 ΔＶ＝８ＲＩ 尚、ＲＩを８倍するのは、８ビットのセルが同時に書き
込まれるからである。
を例に採ると、書き込むときに１つのセルに流れる電流
Ｉが約６０μＡであるとすると電源ラインでの最大電圧
降下ΔＶは次式で表わされる。 ΔＶ＝８ＲＩ 尚、ＲＩを８倍するのは、８ビットのセルが同時に書き
込まれるからである。
【０００６】一方、メモリセル内のインバータ（フリッ
プフロップを構成するインバータ）が正常動作する条件
（主として駆動ＭＯＳトランジスタのしきい値電圧Ｖｔ
ｈにより決まる）や電源電圧の変動等を勘案すると、電
源ラインでの電圧降下ΔＶの最大許容値はさほど大きく
はない。そして、これを仮に１Ｖとすると、この条件を
満たす電源ラインの抵抗Ｒはマージンを無視した場合次
式で表わされる。 Ｒ≦１／８・Ｉ≒２０００［Ω］ 即ち、電源ラインの抵抗Ｒは２ＫΩ以下でなければなら
ないということになる。しかし、マージンを確保しなけ
ればならないということも勘案すると実際上１ＫΩ以下
にする必要がある。
プフロップを構成するインバータ）が正常動作する条件
（主として駆動ＭＯＳトランジスタのしきい値電圧Ｖｔ
ｈにより決まる）や電源電圧の変動等を勘案すると、電
源ラインでの電圧降下ΔＶの最大許容値はさほど大きく
はない。そして、これを仮に１Ｖとすると、この条件を
満たす電源ラインの抵抗Ｒはマージンを無視した場合次
式で表わされる。 Ｒ≦１／８・Ｉ≒２０００［Ω］ 即ち、電源ラインの抵抗Ｒは２ＫΩ以下でなければなら
ないということになる。しかし、マージンを確保しなけ
ればならないということも勘案すると実際上１ＫΩ以下
にする必要がある。
【０００７】そこで、フルＣＭＯＳ型ＳＲＡＭにおいて
は、図３に示すようにセルａ、ａ、…に直接電源を供給
する電源ラインｂも、該電源ラインｃと同様にアルミニ
ウム（１Ａｌ）で構成していた。
は、図３に示すようにセルａ、ａ、…に直接電源を供給
する電源ラインｂも、該電源ラインｃと同様にアルミニ
ウム（１Ａｌ）で構成していた。
【０００８】
【発明が解決しようとする課題】ところが、上述したよ
うにセルａ、ａ、…に直接電源を供給する電源ラインｂ
も、該電源ラインｃと同様にアルミニウム（１Ａｌ）で
構成した場合には、セル、セルアレイの占有面積が大き
くなり、ＲＡＭの高集積化が難しいという問題がある。 というのは、ＲＡＭには１Ａｌにより形成しなければな
らないものが他にもあるからである。即ち、ビット線は
２Ａｌ（第２層目のアルミニウム膜）で形成するのが普
通であるが、グランド線と、メインワード線は１Ａｌに
より形成しなければならず、これ等のほかに図３におけ
る電源ラインｂまでも１Ａｌにより形成するようにした
場合には、１Ａｌの点からＲＡＭの高集積化が妨げられ
てしまうことになる。
うにセルａ、ａ、…に直接電源を供給する電源ラインｂ
も、該電源ラインｃと同様にアルミニウム（１Ａｌ）で
構成した場合には、セル、セルアレイの占有面積が大き
くなり、ＲＡＭの高集積化が難しいという問題がある。 というのは、ＲＡＭには１Ａｌにより形成しなければな
らないものが他にもあるからである。即ち、ビット線は
２Ａｌ（第２層目のアルミニウム膜）で形成するのが普
通であるが、グランド線と、メインワード線は１Ａｌに
より形成しなければならず、これ等のほかに図３におけ
る電源ラインｂまでも１Ａｌにより形成するようにした
場合には、１Ａｌの点からＲＡＭの高集積化が妨げられ
てしまうことになる。
【０００９】尚、メインワード線が１Ａｌにより形成さ
れる点について述べると、ワード線は多結晶シリコンに
より構成されているのが普通であるが、デバイデッドワ
ードライン方式のＳＲＡＭはメインワードラインを１Ａ
ｌにより形成し、セクションワードラインを多結晶シリ
コンにより形成している。そして、１Ｍ、４Ｍを問わず
ＳＲＡＭは、デバイデッドワードライン方式を採用して
いる。このように、各メモリセルに直接電源電圧を供給
する電源ラインを１Ａｌにより形成している限りこれ以
上の高集積化を図ることは難しかった。
れる点について述べると、ワード線は多結晶シリコンに
より構成されているのが普通であるが、デバイデッドワ
ードライン方式のＳＲＡＭはメインワードラインを１Ａ
ｌにより形成し、セクションワードラインを多結晶シリ
コンにより形成している。そして、１Ｍ、４Ｍを問わず
ＳＲＡＭは、デバイデッドワードライン方式を採用して
いる。このように、各メモリセルに直接電源電圧を供給
する電源ラインを１Ａｌにより形成している限りこれ以
上の高集積化を図ることは難しかった。
【００１０】本発明はこのような問題点を解決すべく為
されたものであり、シート抵抗の大きな材料で形成して
も抵抗の小さな配線が得られるようにすることを目的と
する。
されたものであり、シート抵抗の大きな材料で形成して
も抵抗の小さな配線が得られるようにすることを目的と
する。
【００１１】
【課題を解決するための手段】本発明半導体装置は、全
面的に形成された導電層を配線として用いてなることを
特徴とする。
面的に形成された導電層を配線として用いてなることを
特徴とする。
【００１２】
【実施例】以下、本発明半導体装置を図示実施例に従っ
て詳細に説明する。図１の（Ａ）乃至（Ｃ）は本発明を
ＳＯＩ型フルＣＭＯＳＳＲＡＭに適用した一つの実施例
を説明するためのもので、（Ａ）はメモリセルの回路図
、（Ｂ）は要部を示す断面図、（Ｃ）は平面図である。 図面において、Ｑｐ、Ｑｐはｐチャンネルの負荷ＭＯＳ
トランジスタ、Ｑｎ、Ｑｎはｎチャンネルの駆動ＭＯＳ
トランジスタ、Ｑｗ、Ｑｗはｎチャンネルのスイッチン
グＭＯＳトランジスタであり、これ等のＭＯＳトランジ
スタはＳＯＩ層に形成されている。
て詳細に説明する。図１の（Ａ）乃至（Ｃ）は本発明を
ＳＯＩ型フルＣＭＯＳＳＲＡＭに適用した一つの実施例
を説明するためのもので、（Ａ）はメモリセルの回路図
、（Ｂ）は要部を示す断面図、（Ｃ）は平面図である。 図面において、Ｑｐ、Ｑｐはｐチャンネルの負荷ＭＯＳ
トランジスタ、Ｑｎ、Ｑｎはｎチャンネルの駆動ＭＯＳ
トランジスタ、Ｑｗ、Ｑｗはｎチャンネルのスイッチン
グＭＯＳトランジスタであり、これ等のＭＯＳトランジ
スタはＳＯＩ層に形成されている。
【００１３】１はシリコンＳｉからなるＳＯＩ基板、２
は絶縁層、３は多結晶シリコンからなる配線層で、後述
するアルミニウム電源ライン（７）から受けた電源電流
を個々のメモリセルに供給する電源配線としての役割を
果す。即ち、図３に示す従来例における電源ラインｂに
相当する役割を果す。この多結晶シリコンからなる配線
層３は全面的に、少なくともメモリセルアレイが形成さ
れた領域に敷き詰められるように形成されており、その
ように形成されることによって比抵抗、シート抵抗が低
いにも拘らず電源ラインの抵抗Ｒを小さくすることを可
能にする。
は絶縁層、３は多結晶シリコンからなる配線層で、後述
するアルミニウム電源ライン（７）から受けた電源電流
を個々のメモリセルに供給する電源配線としての役割を
果す。即ち、図３に示す従来例における電源ラインｂに
相当する役割を果す。この多結晶シリコンからなる配線
層３は全面的に、少なくともメモリセルアレイが形成さ
れた領域に敷き詰められるように形成されており、その
ように形成されることによって比抵抗、シート抵抗が低
いにも拘らず電源ラインの抵抗Ｒを小さくすることを可
能にする。
【００１４】４は上記多結晶シリコンからなる配線層３
上に形成されたＳＯＩ層の下地となる絶縁膜、５はＳＯ
Ｉ層で、該ＳＯＩ層５に各ＭＯＳトランジスタが形成さ
れている。５ａはＳＯＩ層５に形成されたところの一つ
のメモリセルのｐチャンネルＭＯＳトランジスタのソー
ス、５ｂはｎチャンネルＭＯＳトランジスタのソースで
ある。６は絶縁膜４に形成されたコンタクトホールで、
該コンタクトホール６を通してｐチャンネルＭＯＳトラ
ンジスタのソース５ａが上記配線層３に接続されている
。７は２Ａｌからなる電源ライン［図１の（Ｂ）には現
われない］で、絶縁膜４等に形成されたコンタクトホー
ル８、８、…を通して上記配線層３に接続されている。 ｉ、ｉ、…は一つの負荷ＭＯＳトランジスタＱｐに着目
した場合のそのソースに向って各部を流れる電流であり
、その総和が書き込み電流Ｉとなる。
上に形成されたＳＯＩ層の下地となる絶縁膜、５はＳＯ
Ｉ層で、該ＳＯＩ層５に各ＭＯＳトランジスタが形成さ
れている。５ａはＳＯＩ層５に形成されたところの一つ
のメモリセルのｐチャンネルＭＯＳトランジスタのソー
ス、５ｂはｎチャンネルＭＯＳトランジスタのソースで
ある。６は絶縁膜４に形成されたコンタクトホールで、
該コンタクトホール６を通してｐチャンネルＭＯＳトラ
ンジスタのソース５ａが上記配線層３に接続されている
。７は２Ａｌからなる電源ライン［図１の（Ｂ）には現
われない］で、絶縁膜４等に形成されたコンタクトホー
ル８、８、…を通して上記配線層３に接続されている。 ｉ、ｉ、…は一つの負荷ＭＯＳトランジスタＱｐに着目
した場合のそのソースに向って各部を流れる電流であり
、その総和が書き込み電流Ｉとなる。
【００１５】このように、本ＳＲＡＭにおいては、ＳＯ
Ｉ層５の下地となる絶縁膜４の更に下側に配線層３を少
なくともメモリセルアレイ下において全面的に敷き詰め
たので、配線層３の幅がきわめて広いものとなる。従っ
て、配線層３を多結晶シリコンの如く比較的シート抵抗
の高い導電材料で形成しても電源ラインの抵抗を充分に
小さくすることができる。依って、従来のようにグラン
ドラインやセクションワードラインによって電源ライン
の幅が制約されるという虞れがなくなるので全面的に敷
き詰めるという構成が可能になり、延いては電源ライン
の幅を極めて広くできる。
Ｉ層５の下地となる絶縁膜４の更に下側に配線層３を少
なくともメモリセルアレイ下において全面的に敷き詰め
たので、配線層３の幅がきわめて広いものとなる。従っ
て、配線層３を多結晶シリコンの如く比較的シート抵抗
の高い導電材料で形成しても電源ラインの抵抗を充分に
小さくすることができる。依って、従来のようにグラン
ドラインやセクションワードラインによって電源ライン
の幅が制約されるという虞れがなくなるので全面的に敷
き詰めるという構成が可能になり、延いては電源ライン
の幅を極めて広くできる。
【００１６】ちなみに、本実施例における電源ライン抵
抗Ｒは下記の式で表わされる。 Ｒ≒（ρｓ ／２π）・１ｎ（Ｌ−ｒ）／ｒここで、ρ
ｓ は多結晶シリコン層３のシート抵抗、Ｌはアルミニ
ウム電源ライン８・８間の距離、ｒは負荷ＭＯＳトラン
ジスタであるｐチャンネルＭＯＳトランジスタＱｐのソ
ース５ａと配線層３との間を接続するコンタクトホール
６の半径である。そして、Ｌ＝４６０．８μｍ（１２８
ビット分）、ｒ＝０．３μｍ、ρｓ＝３００Ω／口とす
ると、電源ラインの抵抗Ｒは約３５０Ωと相当に低い値
にすることができる。即ち、Ｒ≦１ＫΩという前記条件
を充分に満たす。
抗Ｒは下記の式で表わされる。 Ｒ≒（ρｓ ／２π）・１ｎ（Ｌ−ｒ）／ｒここで、ρ
ｓ は多結晶シリコン層３のシート抵抗、Ｌはアルミニ
ウム電源ライン８・８間の距離、ｒは負荷ＭＯＳトラン
ジスタであるｐチャンネルＭＯＳトランジスタＱｐのソ
ース５ａと配線層３との間を接続するコンタクトホール
６の半径である。そして、Ｌ＝４６０．８μｍ（１２８
ビット分）、ｒ＝０．３μｍ、ρｓ＝３００Ω／口とす
ると、電源ラインの抵抗Ｒは約３５０Ωと相当に低い値
にすることができる。即ち、Ｒ≦１ＫΩという前記条件
を充分に満たす。
【００１７】従って、本ＳＲＡＭによれば、１Ａｌによ
り電源ラインを形成する必要がなくなり、メモリアレイ
領域においては１Ａｌによって裏打ちワードライン及び
グランドラインのみを構成すれば良いので、従来よりも
高集積化を図ることができる。
り電源ラインを形成する必要がなくなり、メモリアレイ
領域においては１Ａｌによって裏打ちワードライン及び
グランドラインのみを構成すれば良いので、従来よりも
高集積化を図ることができる。
【００１８】第２図は本発明半導体装置の一つの具体例
であるＳＯＩＳＲＡＭのレイアウトの要部を示す平面図
である。図面において、２点鎖線はＳＯＩ層からなるア
イランド、１点鎖線は多結晶シリコンからなり、駆動Ｍ
ＯＳトランジスタＱｎ及び負荷ＭＯＳトランジスタＱｐ
のゲートを成すものと、スイッチングＭＯＳトランジス
タＱｗのゲートを成すセクションワードラインとがある
。破線は１Ａｌを、実線はビットラインを成す２Ａｌを
それぞれ示す。尚、負荷ＭＯＳトランジスタＱｐのソー
スとコンタクトする配線層は、メモリセルアレイ下にお
いて全面的に敷き詰められたところのＳＯＩ層よりも下
側の多結晶シリコン層により構成され図２には現われな
い。また、駆動ＭＯＳトランジスタＱｎ及びスイッチン
グＭＯＳトランジスタＱｗのソース、ドレインにはゲー
トをマスクとしてｎ型不純物が拡散されているが、その
不純物拡散領域は図面がこみいるので図示しなかった。
であるＳＯＩＳＲＡＭのレイアウトの要部を示す平面図
である。図面において、２点鎖線はＳＯＩ層からなるア
イランド、１点鎖線は多結晶シリコンからなり、駆動Ｍ
ＯＳトランジスタＱｎ及び負荷ＭＯＳトランジスタＱｐ
のゲートを成すものと、スイッチングＭＯＳトランジス
タＱｗのゲートを成すセクションワードラインとがある
。破線は１Ａｌを、実線はビットラインを成す２Ａｌを
それぞれ示す。尚、負荷ＭＯＳトランジスタＱｐのソー
スとコンタクトする配線層は、メモリセルアレイ下にお
いて全面的に敷き詰められたところのＳＯＩ層よりも下
側の多結晶シリコン層により構成され図２には現われな
い。また、駆動ＭＯＳトランジスタＱｎ及びスイッチン
グＭＯＳトランジスタＱｗのソース、ドレインにはゲー
トをマスクとしてｎ型不純物が拡散されているが、その
不純物拡散領域は図面がこみいるので図示しなかった。
【００１９】
【発明の効果】本発明半導体装置は、半導体素子が形成
された半導体層の一方の面に絶縁膜を介して略全面的に
導電層が形成され、該導電層が上記絶縁膜のコンタクト
ホールを介して上記半導体素子に接続されて配線を成し
ていることを特徴とするものである。従って、本発明半
導体装置によれば、導電層をシート抵抗の大きな材料で
形成しても抵抗の小さな配線が得られる。
された半導体層の一方の面に絶縁膜を介して略全面的に
導電層が形成され、該導電層が上記絶縁膜のコンタクト
ホールを介して上記半導体素子に接続されて配線を成し
ていることを特徴とするものである。従って、本発明半
導体装置によれば、導電層をシート抵抗の大きな材料で
形成しても抵抗の小さな配線が得られる。
【図１】（Ａ）乃至（Ｃ）は本発明半導体装置を、フル
ＣＭＯＳ型ＳＲＡＭに適用した一つの実施例を説明する
ためのもので、（Ａ）はメモリセルの回路図、（Ｂ）は
要部断面図、（Ｃ）は平面図である。
ＣＭＯＳ型ＳＲＡＭに適用した一つの実施例を説明する
ためのもので、（Ａ）はメモリセルの回路図、（Ｂ）は
要部断面図、（Ｃ）は平面図である。
【図２】本発明半導体装置を実施したフルＣＭＯＳ型Ｓ
ＲＡＭの具体的レイアウト例の要部を示す平面図である
。
ＲＡＭの具体的レイアウト例の要部を示す平面図である
。
【図３】従来例の要部を示す平面図である。
３ 略全面的に形成された配線を成す導電層４ 絶
縁膜 ５ 半導体層 ６ コンタクトホール
縁膜 ５ 半導体層 ６ コンタクトホール
Claims (1)
- 【請求項１】 半導体素子が形成された半導体層の一
方の面に絶縁膜を介して略全面的に導電層が形成され、
上記導電層が上記絶縁膜のコンタクトホールを介して上
記半導体素子に接続されて配線を成していることを特徴
とする半導体装置
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083130A JPH04294576A (ja) | 1991-03-23 | 1991-03-23 | 半導体装置 |
| GB9301223A GB2263018B (en) | 1991-03-23 | 1992-03-20 | Static random access memories |
| GB9206123A GB2254487B (en) | 1991-03-23 | 1992-03-20 | Full CMOS type static random access memories |
| DE4209364A DE4209364A1 (de) | 1991-03-23 | 1992-03-23 | Cmos-sram und verfahren zu dessen herstellung |
| US07/855,663 US5332688A (en) | 1991-03-23 | 1992-03-23 | Method of manufacturing full CMOS type SRAM |
| US08/078,150 US5363324A (en) | 1991-03-23 | 1993-06-17 | Full CMOS type SRAM and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3083130A JPH04294576A (ja) | 1991-03-23 | 1991-03-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04294576A true JPH04294576A (ja) | 1992-10-19 |
Family
ID=13793619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3083130A Pending JPH04294576A (ja) | 1991-03-23 | 1991-03-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04294576A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183474A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | ゲートアレイ半導体装置 |
| KR100635042B1 (ko) * | 2001-12-14 | 2006-10-17 | 삼성에스디아이 주식회사 | 전면전극을 구비한 평판표시장치 및 그의 제조방법 |
| KR100696518B1 (ko) * | 2005-05-02 | 2007-03-19 | 삼성에스디아이 주식회사 | 평판표시장치 |
-
1991
- 1991-03-23 JP JP3083130A patent/JPH04294576A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07183474A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | ゲートアレイ半導体装置 |
| KR100635042B1 (ko) * | 2001-12-14 | 2006-10-17 | 삼성에스디아이 주식회사 | 전면전극을 구비한 평판표시장치 및 그의 제조방법 |
| KR100696518B1 (ko) * | 2005-05-02 | 2007-03-19 | 삼성에스디아이 주식회사 | 평판표시장치 |
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