JPH10290519A

JPH10290519A - 半導体集積回路装置

Info

Publication number: JPH10290519A
Application number: JP9097051A
Authority: JP
Inventors: Masahiro Mashita; 正博真下; Atsushi Hiraishi; 厚平石; Kiyoshi Nagai; 清永井
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-04-15
Filing date: 1997-04-15
Publication date: 1998-10-27

Abstract

(57)【要約】【課題】２種以上の異なる電位の電源を駆動電源とし
て用いる半導体集積回路装置において、電源投入の順序
に起因して過電流が過電圧保護素子を通じて異電位電源
間に流れてしまうのを防止する。【解決手段】異なる電位の電源ＶDD, ＶDDQ 間に、ベ
ース電極に集積回路素子に共通に供給される接地電位の
電源GND が電気的に接続されたバイポーラトランジスタ
からなる過電圧保護素子３を電気的に接続した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置技術に関し、特に、２種以上の異なる電位の電源を駆
動電源として用いる集積回路を同一の半導体チップ内に
設けてなる半導体集積回路装置の過電圧保護構造に適用
して有効な技術に関するものである。

【０００２】

【従来の技術】２種以上の異なる電位の電源間に用いる
過電圧保護素子としては、例えばＭＯＳ・ＦＥＴ構造の
ダイオード、ｐｎ接合のダイオード若しくは両者を組み
合わせた構造を用いている。

【０００３】そして、通常の構成においては、高電位側
の電源をＭＯＳ・ＦＥＴ構造のダイオードのカソード側
に電気的に接続し、低電位側の電源をＭＯＳ・ＦＥＴ構
造のダイオードのアノード側に接続するようにしてい
る。

【０００４】また、複数の異なる電位の電源を用いる半
導体集積回路装置としては、例えば特開平７−５８２８
９号公報および特開平６−１７７３３０号公報がある。

【０００５】この特開平７−５８２８９号公報には、ア
ナログ回路の電源が、ＥＳＤ（Electric Static Discha
rge)保護回路のダイオード容量を介してデジタル回路系
の干渉を受け難い構造とすべく、デジタル回路とアナロ
グ回路とを混在する半導体装置において、デジタル回路
およびアナログ回路とは電気的に分離された基準電位を
与える第３の回路電源に電気的に接続された基板接地用
ウエルを半導体基板に設け、デジタル系の電源と基板接
地用ウエルとの間に逆バイアスされるように接続された
第１の保護ダイオードを設け、アナログ系の電源と基板
接地用ウエルとの間に逆バイアスされるように接続され
た第２の保護ダイオードを設ける構造が開示されてい
る。

【０００６】また、特開平６−１７７３３０号公報に
は、接地電源とは別に基板電源を有する集積回路におい
ても静電気破壊強度を向上させるべく、接地電源と基板
電源との間、並びに、高電位側の電源および入力端子と
接地電源または基板電源との間に、静電気保護素子を電
気的に接続する構造が開示されている。

【０００７】なお、特開平５−２８８２号公報には、外
部から印加する電圧を下げないで、素子集積度の向上要
求に伴い微細化された素子をそのまま用いることが可能
なようにすべく、半導体基板上に内部降圧手段を設け、
それによって得られた低電圧電源を所定の回路に供給す
る構造が開示されている。

【０００８】また、特開昭５５−６８９１号公報および
特開昭５５−３４４５５号公報には、高耐圧バイポーラ
トランジスタと小信号用トランジスタを同一半導体基板
上に設ける技術について開示されている。

【０００９】また、特開昭５５−５６６４４号公報に
は、Ｉ²Ｌ(Integrated Injection Logic)回路と通常の
リニアトランジスタ回路とを同一基板上に設ける技術に
ついて開示されている。

【００１０】また、特開昭６２−１１２６１号公報に
は、ウエルの不純物濃度を上げるとメモリにおいては動
作速度が遅くなり、ウエルの不純物濃度を下げると周辺
回路ではラッチアップが生じてしまう不具合を無くすべ
く、メモリが形成されるウエルの不純物濃度を、周辺回
路が形成されるウエルの不純物濃度よりも低くする構造
が開示されている。

【００１１】また、特開平５−６７７５２号公報には、
ウエルの深さを深くするとメモリではα線によるソフト
エラー耐性が低下し、ウエルの深さを浅くすると周辺回
路ではトランジスタの動作を遅くなる不具合を無くすべ
く、メモリが形成されるウエルの深さを周辺回路が形成
されるウエルの深さよりも浅くした構造が開示されてい
る。

【００１２】

【発明が解決しようとする課題】ところが、２種以上の
異なる電位の電源間にＭＯＳ・ＦＥＴ構造のダイオード
等からなる過電圧保護素子を設ける上記技術において
は、以下の問題があることを本発明者は見出した。

【００１３】すなわち、上記した過電圧保護素子のアノ
ード側の電源が先に投入された場合、過電流が過電圧保
護素子を通じて投入されてない電源側に流れ込む問題が
ある。そして、この過電流に起因してラッチアップが生
じる問題がある。

【００１４】本発明の目的は、２種以上の異なる電位の
電源を駆動電源として有する半導体集積回路装置におい
て、電源投入の順序に起因して過電流が過電圧保護素子
を通じて異電位電源間に流れてしまうのを防止すること
のできる技術を提供することにある。

【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１７】本発明の半導体集積回路装置は、半導体基
板に形成された複数の集積回路素子の駆動電源として２
種以上の異なる電位の電源を有する半導体集積回路装置
であって、前記半導体基板にバイポーラトランジスタか
らなる過電圧保護素子を設け、前記過電圧保護素子を、
そのベース電極に前記複数の集積回路素子に共通に供給
される基準電位の電源を電気的に接続した状態で、前記
２種以上の異なる電位の電源間に電気的に接続したもの
である。

【００１８】これにより、例えば過電圧保護素子のエミ
ッタ電極側の電源電位が接地電位の電源と同等の０Ｖで
あってコレクタ電極側に電源が投入されたとしても、コ
レクタ−ベース間が逆バイアスであるため、異なる電位
の電源間に電流の流れ込みが発生しない。また、そのエ
ミッタ電極とコレクタ電極との電位関係が逆の場合で
も、エミッタ−コレクタ間が逆バイアスとなり異なる電
位の電源間に電流の流れ込みが発生しない。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２０】（実施の形態１）図１は本発明の半導体集
積回路装置の概略構成を説明するための説明図、図２お
よび図３は図１の半導体集積回路装置の一実施の形態を
説明するための半導体チップの平面図、図４は図２およ
び図３の半導体集積回路装置におけるメモリセルの回路
図、図５は図２および図３の半導体集積回路装置の要部
断面図である。

【００２１】まず、本実施の形態１の半導体集積回路装
置を具体的に説明する前に、本発明の概略的な構成を図
１によって説明する。

【００２２】図１は半導体チップ１内に形成された回路
ブロック２ａ〜２ｚと、過電圧保護素子３と、電源ＶD
D, ＶDDQ,GND との電気的な接続状態を示している。

【００２３】半導体チップ１内には、例えば２種の異な
る電位の電源ＶDD, ＶDDQ の電圧が供給されるようにな
っている。ただし、回路ブロック２ａ〜２ｚの中には、
電源ＶDD, ＶDDQ の両方の電圧が供給される回路ブロッ
ク２ｚもあるが、電源ＶDDQの電圧のみが供給される回
路ブロック２ａや電源ＶDDの電圧のみが供給される回路
ブロック２ｂもある。また、各回路ブロック２ａ〜２ｚ
には、共通の接地電位の電源GND が供給されるようにな
っている。

【００２４】上記した過電圧保護素子３は、バイポーラ
トランジスタによって構成されており、電源ＶDD, ＶDD
Q 間に電気的に接続されている。すなわち、過電圧保護
素子３のベース電極は共通の接地電位の電源（基準電
位)GNDに電気的に接続され、そのコレクタ電極は一方の
電源ＶDDに電気的に接続され、そのエミッタ電極は他方
の電源ＶDDQ に電気的に接続されている。

【００２５】このように本実施の形態１においては、バ
イポーラトランジスタからなる過電圧保護素子３を設け
たことにより、次のような効果が得られる構造となって
いる。

【００２６】まず、過電圧に対する保護機能を向上させ
ることが可能となる。これは、過電圧保護素子３を駆動
能力の高いバイポーラトランジスタ出構成したことによ
り過電流を素早く逃がすことが可能となるからである。
また、過電圧保護素子３のベース電極に、半導体集積回
路装置の接地電位と共通の電源GND を電気的に接続した
ことにより、容量を増大させることができるので、保護
性能を向上させることが可能となるからである。

【００２７】また、例えば過電圧保護素子３のエミッタ
電極側の電源電位が接地電位の電源GND と同等の０Ｖで
あってコレクタ電極側に電源ＶDDが投入されたとして
も、コレクタ−ベース間が逆バイアスであるため、異電
位の電源ＶDD,ＶDDQ間に電流の流れ込みが発生しない。
また、エミッタ電極とコレクタ電極との電位関係が逆の
場合でも、エミッタ−コレクタ間が逆バイアスとなり異
電位電源間に電流の流れ込みが発生しない。したがっ
て、電源ＶDD, ＶDDQ 間に流れる過電流に起因する不具
合を防止することができるので、半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となってい
る。

【００２８】次に、本実施の形態１においては、本発明
を、例えばＳＲＡＭ（Static Random Access Memory)に
適用した場合を図２〜図５によって説明する。

【００２９】まず、半導体チップ１内の平面的なレイア
ウトを図２および図３によって説明する。なお、図２と
図３とは同じ半導体チップ１を図面を見易くするために
電源（ＶDD, ＶDDQ)系毎に分けて示した図である。

【００３０】半導体チップ１には、例えば４個のメモリ
回路領域４と、例えば５個の周辺回路領域５ａ〜５ｅ
と、例えば４個の上記過電圧保護素子３が配置されてい
る。

【００３１】この４個のメモリ回路領域４は、半導体チ
ップ１の中央領域に配置されている。各メモリ回路領域
４には、１ビットのデータを記憶するメモリセルが複数
個規則的に並んで配置されている。なお、メモリセルに
ついては後述する。

【００３２】また、４個の周辺回路領域５ａ〜５ｄは、
４個のメモリ回路領域４を取り囲むようにその外周側に
配置され、１個の周辺回路領域５ｂは半導体チップ１の
中央に図２および図３の上下のメモリ回路領域に挟まれ
るように配置されている。

【００３３】各周辺回路領域５ａ〜５ｄには、例えば入
力バッファ回路、レジスタ回路、デコーダ回路、出力バ
ッファ回路、センスアンプ回路等のような種々の周辺回
路ブロックが配置されている。

【００３４】さらに、過電圧保護素子３は、半導体チッ
プ１の四隅近傍に設けられている。これは、半導体集積
回路装置を構成する集積回路素子があまり配置されない
半導体チップ１の四隅近傍に過電圧保護素子３を配置す
ることにより、集積回路素子の集積度の低下を招くこと
なく、過電圧保護素子３を配置することを可能とするた
めである。

【００３５】また、半導体チップ１には、例えば２種の
異なる電位の電源ＶDD, ＶDDQ を半導体集積回路装置に
供給するための電源用配線６ＶDD, ６ＶDDQ と、その各
電源用配線６ＶDD, ６ＶDDQ に各々電源ＶDD, ＶDDQ の
電圧を外部から供給するための電源用のボンディングパ
ッド７ａ, ７ｂとが配置されている。なお、ボンディン
グパッドは、通常、信号用と電源用とがあるが、図２お
よび図３には図面を見易くするため、電源用のボンディ
ングパッド７ａ, ７ｂのみが示されている。

【００３６】電源ＶDDは、図２に示すように、電源用配
線６ＶDDを通じて、例えばメモリ回路領域４および周辺
回路領域５ａ, ５ｃ, ５ｅの回路ブロック（第１の周辺
回路ブロック）に供給されるようになっている。なお、
この電源ＶDDの電圧は、例えば3.３Ｖ程度である。

【００３７】また、電源ＶDDQ は、図３に示すように、
電源用配線６ＶDDQ を通じて、例えば周辺回路領域５
ｂ, ５ｄの回路ブロック（第２の周辺回路ブロック）に
供給されるようになっている。なお、電源ＶDDQ の電圧
は、例えば2.５Ｖ程度である。

【００３８】ただし、周辺回路領域５ｂ, ５ｄにおける
入力初段の回路や出力バッファ回路等のような回路ブロ
ック（第３の周辺回路ブロック）には、電源用配線６Ｖ
DD,６ＶDDQ を通じて電源ＶDD, ＶDDQ の両方の電源電
圧が供給されるようになっている。

【００３９】なお、半導体集積回路装置に共通の接地電
位の電源は、メモリ回路領域４および周辺回路領域５ａ
〜５ｅの回路ブロックに供給されるようになっている。
電源ＧＮＤの電圧は、例えば０Ｖ程度である。

【００４０】上記した過電圧保護素子３は、そのコレク
タ電極が電源用配線６ＶDDを通じてＶDDと電気的に接続
され、そのエミッタ電極が電源用配線６ＶDDQ を通じて
電源ＶDDQ と電気的に接続され、さらに、そのベース電
極が接地用配線を通じて接地電位の電源と電気的に接続
されている。

【００４１】次に、上記したメモリセルを図４によって
説明する。１個のメモリセル４MCは、例えば６個のＭＯ
Ｓ・ＦＥＴ４Q1〜４Q6で構成されており、ワード線ＷＬ
とビット線ＢＬとの交点近傍に配置されている。

【００４２】このメモリセル４MCにおけるＭＯＳ・ＦＥ
Ｔ４Q1, ４Q3は、ｐチャネル形のＭＯＳ・ＦＥＴからな
り、それ以外のＭＯＳ・ＦＥＴ４Q2, ４Q4, ４Q5, ４Q6
は、ｎチャネル形のＭＯＳ・ＦＥＴからなる。

【００４３】このうち、ＭＯＳ・ＦＥＴ４Q1, ４Q2およ
びＭＯＳ・ＦＥＴ４Q3, ４Q4は、データの記憶に寄与す
る構成部であり、それぞれＣＭＯＳ（Complimentary MO
S)を構成している。

【００４４】このＭＯＳ・ＦＥＴ４Q1, ４Q2のゲート電
極は互いに電気的に接続され、ＭＯＳ・ＦＥＴ４Q6を介
してビット線ＢＬ1 と電気的に接続されている。このＭ
ＯＳ・ＦＥＴ４Q6は、メモリセル４MCとビット線ＢＬ1
とを電気的に接続したり、切り離したりするためのスイ
ッチング素子であり、そのゲート電極にはＭＯＳ・ＦＥ
Ｔ４Q6のオン・オフ制御を行うための信号を伝送するワ
ード線ＷＬが電気的に接続されている。

【００４５】また、ＭＯＳ・ＦＥＴ４Q3, ４Q4のゲート
電極は互いに電気的に接続され、ＭＯＳ・ＦＥＴ４Q5を
介してビット線ＢＬ2 と電気的に接続されている。この
ＭＯＳ・ＦＥＴ４Q5は、メモリセル４MCとビット線ＢＬ
2 とを電気的に接続したり、切り離したりするためのス
イッチング素子であり、そのゲート電極にはＭＯＳ・Ｆ
ＥＴ４Q5のオン・オフ制御を行うための信号を伝送する
ワード線ＷＬが電気的に接続されている。

【００４６】次に、本実施の形態１の半導体集積回路装
置の断面構造を図５によって説明する。

【００４７】半導体チップ１を構成する半導体基板１ｓ
は、例えばｐ形のシリコン（Ｓｉ）単結晶からなり、そ
の上層部には、例えば二酸化シリコン（ＳｉＯ₂)等から
なるフィールド絶縁膜８ａ〜８ｊが形成されている。

【００４８】半導体基板１ｓ上において、フィールド絶
縁膜８ａ, ８ｅに囲まれた素子形成領域には、例えば上
記したメモリセル４MC（図４参照）や周辺回路領域５
ａ, ５ｃ, ５ｅにおけるインバータ回路等のような回路
ブロックを形成するためのｐチャネル形のＭＯＳ・ＦＥ
Ｔ９ｐとｎチャネル形のＭＯＳ・ＦＥＴ９ｎとが形成さ
れている。

【００４９】ｐチャネル形のＭＯＳ・ＦＥＴ９ｐは、半
導体基板１ｓの上層部のｎウエル１０ｎ1 上に形成され
ている。このｎウエル１０ｎ1 は、例えばｎ形不純物の
リンまたはヒ素（Ａｓ）が含有されてなり、その上部に
形成された引き出し領域１１ｎ1 を通じて接地用の電源
GND と電気的に接続されている。なお、引き出し領域１
１ｎ1 にも、ｎ形不純物のリンまたはＡｓが含有されて
いる。

【００５０】このＭＯＳ・ＦＥＴ９ｐは、ｎウエル１０
ｎ1 の上部に互いに離間して形成された一対の半導体領
域９ｐｄ, ９ｐｄと、半導体基板１ｓ上に形成されたゲ
ート絶縁膜９ｐｉと、その上に形成されたゲート電極９
ｐｇとを有している。なお、一対の半導体領域９ｐｄ,
９ｐｄの間にＭＯＳ・ＦＥＴ９ｐのチャネル領域が形成
される。

【００５１】この半導体領域９ｐｄは、ＭＯＳ・ＦＥＴ
９ｐのソース・ドレイン領域を形成するための領域であ
り、例えばｐ形不純物のホウ素が含有され形成されてい
る。

【００５２】ゲート絶縁膜９ｐｉは、例えばＳｉＯ₂か
らなる。ゲート電極９ｐｇは、例えば低抵抗ポリシリコ
ン上にタングステンシリサイド等からなるシリサイド膜
が堆積されてなる。なお、ゲート電極９ｐｇは、例えば
低抵抗ポリシリコン膜の単層膜で構成しても良い。

【００５３】一方、ｎチャネル形のＭＯＳ・ＦＥＴ９ｎ
は、半導体基板１ｓの上層部のｐウエル１０ｐ1 上に形
成されている。このｐウエル１０ｐ1 は、例えばｐ形不
純物のホウ素が含有されてなり、その上部に形成された
引き出し領域１１ｐ1 を通じて接地用の電源GND と電気
的に接続されている。なお、引き出し領域１１ｐ1 に
も、ｐ形不純物のホウ素が含有されている。

【００５４】このＭＯＳ・ＦＥＴ９ｎは、ｐウエル１０
ｐ1 の上部に互いに離間して形成された一対の半導体領
域９ｎｄ, ９ｎｄと、半導体基板１ｓ上に形成されたゲ
ート絶縁膜９ｎｉと、その上に形成されたゲート電極９
ｎｇとを有している。なお、一対の半導体領域９ｎｄ,
９ｎｄの間にＭＯＳ・ＦＥＴ９ｎのチャネル領域が形成
される。

【００５５】この半導体領域９ｎｄは、ＭＯＳ・ＦＥＴ
９ｎのソース・ドレイン領域を形成するための領域であ
り、例えばｐ形不純物のホウ素が含有され形成されてい
る。

【００５６】ゲート絶縁膜９ｎｉは、例えばＳｉＯ₂か
らなる。ゲート電極９ｎｇは、例えば低抵抗ポリシリコ
ン上にタングステンシリサイド等からなるシリサイド膜
が堆積されてなる。なお、ゲート電極９ｎｇは、例えば
低抵抗ポリシリコン膜の単層膜で構成しても良い。

【００５７】また、半導体基板１ｓ上において、フィー
ルド絶縁膜８ｅ, ８ｇに囲まれた素子形成領域には、例
えば上記した周辺回路領域５ｂ, ５ｄにおける回路ブロ
ックを形成するためのｐチャネル形のＭＯＳ・ＦＥＴ１
２ｐが形成されている。

【００５８】ｐチャネル形のＭＯＳ・ＦＥＴ１２ｐは、
半導体基板１ｓの上層部のｎウエル１０ｎ2 上に形成さ
れている。このｎウエル１０ｎ2 は、例えばｎ形不純物
のリンまたはＡｓが含有されてなり、その上部に形成さ
れた引き出し領域１１ｎ2 を通じて接地用の電源GND と
電気的に接続されている。なお、引き出し領域１１ｎ2
にも、ｎ形不純物のリンまたはＡｓが含有されている。

【００５９】このＭＯＳ・ＦＥＴ１２ｐは、ｎウエル１
０ｎ2 の上部に互いに離間して形成された一対の半導体
領域１２ｐｄ, １２ｐｄと、半導体基板１ｓ上に形成さ
れたゲート絶縁膜１２ｐｉと、その上に形成されたゲー
ト電極１２ｐｇとを有している。なお、一対の半導体領
域１２ｐｄ, １２ｐｄの間にＭＯＳ・ＦＥＴ１２ｐのチ
ャネル領域が形成される。

【００６０】この半導体領域１２ｐｄは、ＭＯＳ・ＦＥ
Ｔ１２ｐのソース・ドレイン領域を形成するための領域
であり、例えばｐ形不純物のホウ素が含有され形成され
ている。

【００６１】ゲート絶縁膜１２ｐｉは、例えばＳｉＯ₂
からなる。ゲート電極１２ｐｇは、例えば低抵抗ポリシ
リコン上にタングステンシリサイド等からなるシリサイ
ド膜が堆積されてなる。なお、ゲート電極１２ｐｇは、
例えば低抵抗ポリシリコン膜の単層膜で構成しても良
い。

【００６２】さらに、半導体基板１ｓ上において、フィ
ールド絶縁膜８ｇ, ８ｊに囲まれた素子形成領域には、
例えば上記した過電圧保護素子３が形成されている。

【００６３】過電圧保護素子３は、バイポーラトランジ
スタからなり、半導体基板１ｓの上層部のｐウエル１０
ｐ2 上に形成されている。このｐウエル１０ｐ2 は、例
えばｐ形不純物のホウ素が含有されてなる。

【００６４】ｐウエル１０ｐ2 において、フィールド絶
縁膜８ｈ, ８ｉに囲まれた領域には、コレクタ領域３ｃ
が形成されている。このコレクタ領域３ｃは、例えばｎ
形不純物のリンまたはＡｓが含有されてなる。このコレ
クタ領域３ｃには、電源ＶDDが電気的に接続されてい
る。

【００６５】また、ｐウエル１０ｐ2 において、フィー
ルド絶縁膜８ｉ, ８ｊに囲まれた領域には、エミッタ領
域３ｅが形成されている。このエミッタ領域３ｅは、例
えばｎ形不純物のリンまたはＡｓが含有されてなる。こ
のエミッタ領域３ｅには、電源ＶDDQ が電気的に接続さ
れている。なお、コレクタ領域３ｃとエミッタ領域３ｅ
との間のｐウエル１０ｐ2 の領域にベース領域３ｂが形
成されている。

【００６６】ｐウエル１０ｐ2 において、フィールド絶
縁膜８ｇ, ８ｈに囲まれた領域には、ベース領域３ｂに
電位を供給するためのベース引き出し領域１１ｐ2 が形
成されている。ベース引き出し領域１１ｐ２は、例えば
ｐ形不純物のホウ素が含有されてなる。

【００６７】このベース引き出し領域１１ｐ2 には、接
地用の電源GND が電気的に接続されている。すなわち、
過電圧保護素子３のベース領域３ｂには、半導体集積回
路装置における共通の接地用の電源GND が供給されるよ
うになっている。これにより、容量を増やすことができ
るので、過電圧に対する保護性能を向上させることが可
能となっている。

【００６８】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。

【００６９】(1).バイポーラトランジスタからなる過電
圧保護素子３を用いることにより、例えばエミッタ領域
３ｅ側の電源電位が接地電位の電源GND と同等の０Ｖで
あってコレクタ領域３ｃ側に電源ＶDDが投入されたとし
ても、コレクタ−ベース間が逆バイアスであるため、異
電位の電源ＶDD,ＶDDQ間に電流の流れ込みが発生しな
い。また、エミッタ領域３ｅとコレクタ領域３ｃとの電
位関係が逆の場合でも、エミッタ−コレクタ間が逆バイ
アスとなり異電位電源間に電流の流れ込みが発生しな
い。これにより、その電流の流れ込みに起因するラッチ
アップ等の問題を防止することが可能となる。

【００７０】(2).バイポーラトランジスタからなる過電
圧保護素子３を用いることにより、過電流を素早く逃が
すことができるので、保護性能を向上させることが可能
となる。

【００７１】(3).過電圧保護素子３のベース電極に半導
体集積回路装置の共通の接地電位の電源GND を供給する
ことにより、容量を増大させることが可能となるので、
保護性能を向上させることが可能となる。

【００７２】(4).上記した(1) 〜(3) により、半導体集
積回路装置の歩留りおよび信頼性を向上させることが可
能となる。

【００７３】(5).過電圧保護素子３のベース電極に対し
て、特別な接地電源を設けず、半導体集積回路装置にお
ける共通の接地電位の電源GND を供給する構造としたこ
とにより、半導体集積回路装置の設計および製造を容易
にすることが可能となる。

【００７４】（実施の形態２）図６は本発明の他の実施
の形態である半導体集積回路装置の要部断面図である。

【００７５】本実施の形態２においては、図６に示すよ
うに、半導体基板１ｓの上層部にｎウエル１３ｎが形成
されており、そのｎウエル１３ｎ上に前記実施の形態１
で説明したｐウエル１０ｐ1,１０ｐ2 およびｎウエル１
０ｎ1,１０ｎ2 が形成されている。それ以外は、前記実
施の形態１と同じ構造となっている。

【００７６】ｎウエル１３ｎには、例えばｎ形不純物の
リンまたはＡｓが含有されており、半導体集積回路装置
における共通の接地電位の電源GND が電気的に接続され
ている。

【００７７】このような本実施の形態２においても前記
実施の形態１と同じ効果を得ることが可能となる。

【００７８】（実施の形態３）図７は本発明の他の実施
の形態である半導体集積回路装置の要部断面図である。

【００７９】本実施の形態３においては、図７に示すよ
うに、半導体基板１ｓにｎウエル１３ｎ1,１３ｎ2 が設
けられており、そのｎウエル１３ｎ1 には、前記実施の
形態１で説明したｎウエル１０ｎ1,１０ｎ2 およびｐウ
エル１０ｐ1 が設けられ、ｎウエル１３ｎ2 には、前記
実施の形態１で説明した過電圧保護素子３が設けられて
いる。

【００８０】ｎウエル１３ｎ1,１３ｎ2 には、例えばｎ
形不純物のリンまたはＡｓが含有されている。ただし、
ｎウエル１３ｎ1,１３ｎ2 は、互いに電気的に分離され
ており、一方のｎウエル１３ｎ1 には、半導体集積回路
装置の共通の接地電位の電源GND が電気的に接続されて
いるが、他方のｎウエル１３ｎ2 には、電源GND は電気
的に接続されていない。

【００８１】過電圧保護素子３は、バイポーラトランジ
スタからなり、上記したｎウエル１３ｎ2 と、そのｎウ
エル１３ｎ2 内に形成されたｐウエル１０ｐ3 およびｎ
ウエル１０ｎ3 と、そのｐウエル１０ｐ3 内に形成され
たベース引き出し領域１１ｐ3 およびエミッタ領域３ｅ
と、ｎウエル領域１０ｎ3 内に形成されたコレクタ引き
出し領域１１ｎ3 とを有している。

【００８２】この場合、ｎウエル１３ｎ２が、過電圧保
護素子３のコレクタ領域３ｃを形成している。このコレ
クタ領域３ｃは、ｎウエル１０ｎ3 を通じてコレクタ引
き出し領域１１ｎ3 に電気的に接続され、さらに電源Ｖ
DDと電気的に接続されている。なお、ｎウエル１０ｎ3
およびコレクタ引き出し領域１１ｎ3 には、例えばｎ形
不純物のリンまたはＡｓが含有されている。

【００８３】また、ｎウエル１３ｎ2(すなわち、コレク
タ領域３ｃ）とエミッタ領域３ｅとの間のｐウエル１０
ｐ3 が、過電圧保護素子３のベース領域３ｂを形成して
いる。このベース領域３ｂは、ｐウエル１０ｐ3 および
ベース引き出し領域１１ｐ3を通じて接地電位の電源GND
と電気的に接続されている。なお、ｐウエル１０ｐ3
およびベース引き出し領域１１ｐ3 には、例えばｐ形不
純物のホウ素が含有されている。

【００８４】過電圧保護素子３のエミッタ領域３ｅは、
前記実施の形態１と同様に、例えばｎ形不純物のリンま
たはＡｓが含有されてなり、電源ＶDDQ と電気的に接続
されている。

【００８５】このような本実施の形態３においても前記
実施の形態１と同様の効果を得ることが可能となる。

【００８６】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜３に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００８７】例えば前記実施の形態１〜３においては、
半導体基板を単体のＳｉで構成される場合について説明
したが、これに限定されるものではなく、例えば絶縁層
上に素子形成用の薄い半導体層を設けてなる、いわゆる
ＳＯＩ（Silicon On Insulator）基板を用いることも可
能である。

【００８８】また、前記実施の形態１〜３においては、
ＳＲＡＭのメモリセルとしてＣＭＯＳ形のメモリセルを
用いた場合について説明したが、これに限定されるもの
ではなく種々変更可能であり、例えば負荷素子として高
抵抗の受動素子を用いるメモリセル、エンハンストメン
ト形トランジスタを用いるメモリセルあるいはデプレー
ション形トランジスタを用いるメモリセルを用いても良
い。

【００８９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく種々適用可能であり、例えば多電源を使
用するＤＲＡＭ（Dynamic Random Access Memory）等の
ような多電源を使用する他の半導体集積回路装置等にも
適用できる。

【００９０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９１】(1).本発明の半導体集積回路装置によれ
ば、２種以上の異なる電位の電源間に、ベース電極に基
準電位の電源が電気的に接続されたバイポーラトランジ
スタからなる過電圧保護素子を電気的に接続したことに
より、電源の投入順序に起因して異電位電源間に過電流
が流れてしまうのを防止することが可能となる。したが
って、その過電流に起因するラッチアップ等のような不
具合を回避することができるので、２種以上の異なる電
位の電源を駆動電源として有する半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となる。

【００９２】(2).本発明の半導体集積回路装置によれ
ば、バイポーラトランジスタからなる過電圧保護素子の
ベース電極に、複数の集積回路素子に共通の基準電位の
電源を供給することにより、容量を増大させることがで
きるので、過電圧保護素子の保護性能を向上させること
が可能となる。

【００９３】(3).本発明の半導体集積回路装置によれ
ば、バイポーラトランジスタからなる過電圧保護素子の
ベース電極に、複数の集積回路素子に共通の基準電位の
電源を供給することにより、過電圧保護素子用に特別に
基準電圧電源を設ける場合に比べて、半導体集積回路装
置の設計および製造を容易にすることが可能となる。

【００９４】(4).本発明の半導体集積回路装置によれ
ば、過電圧保護素子を駆動能力の大きいバイポーラトラ
ンジスタで構成したことにより、過電流を素早く逃がす
ことができるので、保護性能を向上させることが可能と
なる。

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の概略構成を説明
するための説明図である。

【図２】図１の半導体集積回路装置の一実施の形態を説
明するための半導体チップの平面図である。

【図３】図１の半導体集積回路装置の一実施の形態を説
明するための半導体チップの平面図である。

【図４】図２および図３の半導体集積回路装置における
メモリセルの回路図である。

【図５】図２および図３の半導体集積回路装置の要部断
面図である。

【図６】本発明の他の実施の形態である半導体集積回路
装置の要部断面図である。

【図７】本発明の他の実施の形態である半導体集積回路
装置の要部断面図である。

【符号の説明】

１半導体チップ２ａ〜２ｚ回路ブロック３過電圧保護素子４メモリ回路領域４MC メモリセル４Q1〜４Q6 ＭＯＳ・ＦＥＴ５ａ〜５ｅ周辺回路領域６ＶDD 電源用配線６ＶDDQ 電源用配線７ａ, ７ｂ電源用のボンディングパッド８ａ〜８ｊフィールド絶縁膜９ｎｎチャネル形のＭＯＳ・ＦＥＴ９ｎｄ半導体領域９ｎｉゲート絶縁膜９ｎｇゲート電極９ｐｐチャネル形のＭＯＳ・ＦＥＴ９ｐｄ半導体領域９ｐｉゲート絶縁膜９ｐｇゲート電極１０ｎ1,１０ｎ2,１０ｎ3 ｎウエル１０ｐ1,１０ｐ2,１０ｐ3 ｐウエル１１ｎ1,１１ｎ2 引き出し領域１１ｐ1 引き出し領域１１ｐ2,１１ｐ3 ベース引き出し領域１１ｎ3 コレクタ引き出し領域１２ｐｐチャネル形のＭＯＳ・ＦＥＴ１２ｐｄ半導体領域１２ｐｉゲート絶縁膜１２ｐｇゲート電極１３ｎ, １３ｎ1,１３ｎ2 ｎウエルＶDD 電源ＶDDQ 電源 GND 電源（基準電位の電源）ＷＬワード線ＢＬ1,ＢＬ2 ビット線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/10 ４８１Ｈ０１Ｌ 27/06 １０１ＰＨ０２Ｈ 3/14

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成された複数の集積回路
素子の駆動電源として２種以上の異なる電位の電源を有
する半導体集積回路装置であって、前記半導体基板にバ
イポーラトランジスタからなる過電圧保護素子を設け、
前記過電圧保護素子を、そのベース電極に前記複数の集
積回路素子に共通に供給される基準電位の電源を電気的
に接続した状態で、前記２種以上の異なる電位の電源間
に電気的に接続したことを特徴とする半導体集積回路装
置。
【請求項２】半導体基板に形成された所定の集積回路
の駆動電源として２種以上の異なる電位の電源を備え、
前記所定の集積回路を構成する複数の回路ブロックのう
ちの一の回路ブロックには前記２種以上の異なる電位の
電源の両方が供給され、他の回路ブロックには前記２種
以上の異なる電位の電源の所定の１つの電源が供給され
る半導体集積回路装置であって、前記半導体基板にバイ
ポーラトランジスタからなる過電圧保護素子を設け、前
記過電圧保護素子を、そのベース電極に前記複数の回路
ブロックに共通に供給される基準電位の電源を電気的に
接続した状態で、前記２種以上の異なる電位の電源間に
電気的に接続したことを特徴とする半導体集積回路装
置。
【請求項３】半導体基板に形成された所定の集積回路
の駆動電源として２種以上の異なる電位の電源を備え、
前記所定の集積回路を構成する複数の回路ブロックのう
ちの一の回路ブロックには前記２種以上の異なる電位の
電源の両方が供給される半導体集積回路装置であって、
前記半導体基板にバイポーラトランジスタからなる過電
圧保護素子を設け、前記過電圧保護素子を、そのベース
電極に前記複数の回路ブロックに共通に供給される基準
電位の電源を電気的に接続した状態で、前記２種以上の
異なる電位の電源間に電気的に接続したことを特徴とす
る半導体集積回路装置。
【請求項４】半導体基板上に形成された半導体メモリ
回路の駆動電源として２種の異なる電位の電源を備え、
前記半導体メモリ回路を構成する複数の回路ブロックの
うちのメモリセル回路ブロックおよび第１の周辺回路ブ
ロックには前記２種の異なる電位の電源の一方の電源が
供給され、第２の周辺回路ブロックには前記２種の異な
る電位の電源の他方の電源が供給され、第３の周辺回路
ブロックには前記２種の異なる電位の電源の両方が供給
される半導体集積回路装置であって、前記半導体基板に
バイポーラトランジスタからなる過電圧保護素子を設
け、前記過電圧保護素子を、そのベース電極に前記複数
の回路ブロックに共通に供給される基準電位の電源を電
気的に接続した状態で、前記２種の異なる電位の電源間
に電気的に接続したことを特徴とする半導体集積回路装
置。